[参考译文] DS92LX1621：GPIO0 &放大器；GPIO1输入是否在 PCLK 的下降沿正向采样？

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https://e2e.ti.com/support/interface-group/interface/f/interface-forum/813879/ds92lx1621-are-gpio0-gpio1-inputs-sampled-on-falling-edge-of-pclk-in-forward-direction

器件型号：DS92LX1621
主题中讨论的其他器件： DS92LX1622

我们将 DS92LX1621的 GPIO[1：0]引脚用作正向的附加并行数据输入、并将 GPIO0 Config = 0x13和 GPIO[6：1] Config = 0x03。我们希望 GPIO[1：0]在 PCLK 的上升沿被采样(TRFB=1)、就像其他输入一样、但看起来 GPIO[1：0]在 PCLK 的下降沿被采样。 GPIO[1：0]输入上是否还有一个额外的下降沿寄存器、也许用于同步异步输入？

6 年多前

0 admin 6 年多前

TI__Guru**** 2507255 points

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尊敬的 David：

在 DS92LX1621上、寄存器0x03[0](TRFB)控制在哪个边沿对输入进行采样。

像素时钟边沿选择：

0：并行接口数据在下降时钟边沿上被采样。

1：并行接口数据在上升时钟边沿上采样。

默认值应为0x03[0]= 1、上升时钟边沿

在 DS92LX1622上、寄存器0x03[0](RRFB)控制输出选通的边沿。

0：并行接口数据在下降时钟边沿上选通。

1：并行接口数据在上升时钟边沿上选通。

默认值应为0x03[0]= 1、上升时钟边沿

GPIO 没有单独的寄存器；所有输入和输出的采样都是一样的。

您在 GPIO 上可能有更多偏斜？

0 admin 6 年多前

TI__Guru**** 2507255 points

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尊敬的 Darryl：

我们有 TRFB = RRFB = 1 (默认值)、但 GPIO[1：0]信号在正向(DS92LX1621至 DS92LX1622)中相对于其他(DIN、HSYNC、VSYNC)输入似乎具有不同的 Tx 和/或 Rx 延迟。我们必须比其他输入更早地将 GPIO 输入置为有效。

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[参考译文] DS92LX1621：GPIO0 &放大器；GPIO1输入是否在 PCLK 的下降沿正向采样？