[参考译文] DP83867IR：T串 和 IO_Impedance _CTRL

您好 Kenshow、

DP83867的默认状态是在 RGMII 总线上启用内部延迟。 数据表中提到的时序启用了默认内部延迟。

对于您关于阻抗控制变化的问题、我们很遗憾无法提供该数据。 范围大小和步长可能因工艺而异、因此很难描述变化和步长精度百分比。

此致

Aniruddha

您好 、Aniruddha、

 我想了解问题1的更多详细信息。

我理解如下、但正确吗？

对于 TX 信号(接收到 PHY)、TsetupR 和 THOLDR 默认情况下根据数据表中的说明进行指定  、设置为 RGMII_TX_DELAY_CTRL = 0111b (2ns)。  通过更改 RGMII_TX_DELAY_CTRL、可以在 PHY 内部以正负方向移动时钟计时。

我对 RX 信号有另一个问题(从 PHY 传输)。

时序定义的 TsetupT 和 THOLDT 是否与上述 TX 情况相同？  

默认情况下、TsetupT 和 THOLDT 根据数据表中所述  通过设置 RGMII_RX_DELAY_CTRL=0111b (2ns)来指定。  通过更改 RGMII_RX_DELAY_CTRL、可以在 PHY 外部以正负方向移动时钟时序。

此致、
肯什

您好 、Aniruddha、

最后、为了满足时钟和数据/Ctrl 之间的 RX 和 TX 规格、我们应该看到什么时序？

我考虑的是 DP83867的 RGMII、而不是如下所示的时序。 正确吗？

如果我的考虑是正确的、  那么该图中的时序值是否​​包含 RGMII_RX/TX_DELAY_CTRL 的默认值？

此致、
肯什

您好 、Aniruddha、

您是否对 TI PHY 的 RGMII 规格时序有任何更新？

Sitala 处理器的规格与我之前发布的规格相同、非常简单。  遗憾的是、PHY 数据表对我们的设计而言更令人困惑。

此致、
肯什

您好！

是否有此更新？

此致、
肯什