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[参考译文] SN65LV1224B：使用 SN65LV1023A 的环回对同步或随机数据没有锁定

admin
Guru**** 1125150 points
Other Parts Discussed in Thread: SN65LV1023A, SN65LV1224B, SCAN921224
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/interface-group/interface/f/interface-forum/823134/sn65lv1224b-no-locking-on-sync-or-random-data-with-loopback-from-sn65lv1023a

器件型号：SN65LV1224B
主题中讨论的其他器件：SN65LV1023A、 SCAN921224

您好！

SN65LV1224B 和 SN65LV1023A 位于同一 PCB 上、并从由 嵌入式 PLL 提供的两个独立 FPGA IO 接收其 REFCLK。 频率为28M8Hz。

在两个器件之间的连接中、发送器侧的每个信号线路中都有一个33欧姆电阻器、接收器侧的+和-信号线路之间有一个100欧姆电阻器。

当我使用回路电缆时 、SN65LV1224B 无法锁定。  

  添加连接到 Teledyne / LeCroy SDA 808ZI-A 示波器的差分探头(LeCroy WL-plink + D830和 DXX30-SP)、SN65LV1224B 锁定并正确接收传输的数据。 即使示波器已关闭但仍连接到电源、锁定仍保持、且接收到的数据等于发送的数据。 当探头从示波器上断开并保持在电路板的 GND 时、一切工作正常。

问题可能出在哪呢？  

基准时钟似乎可以、因为可以锁定。

发送的 SN65LV1023A 数据 正确。 当连接到 DS92LV1212A 时、器件会锁定并正确传递数据。

在电路板的上一版本 中、串行器：DS92LV1021A 和解串器：DS92LV1212A 的使用没有任何问题。

Thx

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    TI__Guru**** 1125150 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、BART、

    自从您以前使用过这些器件的早期版本以来、您是否参考过此应用手册？  http://www.ti.com/lit/an/slla435/slla435.pdf

    1023A/1224B 上的 TCLK 和 REFCLK 比之前的迭代更加敏感。 容差为+/- 100ppm。

    此致、

    I.K.  

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    TI__Guru**** 1125150 points
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    您好 I.K.

    是的、我有但仅当我报告新组合的问题时。

    我认为问题不是由参考时钟引起的。 因为连接的差分探头不会影响基准时钟信号  

    拔下探头时、必须有其他因素导致未锁定。

    此致、Bart

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    TI__Guru**** 1125150 points
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    您好 Bart、

    我认为首先要检查的是、如果两个时钟都在+/-100ppm 范围内、因为这是我们看到的导致解串器不锁定的主要问题。

    不过、连接差分探头会使解串器锁定、这很奇怪。 探头所做的唯一事情是向信号添加额外负载(例如电容)。 您能否获得一个眼图并检查解串器输入端的信号完整性？

    此致、

    I.K.  

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    TI__Guru**** 1125150 points
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    您好 I.K.

    我已经检查了时钟和输入信号。  

    基准时钟频率为28M8Hz。 28.8MHz >> 34.72nsec * 1e6 >> 34.72usec / 100 = 3.472 usec。 我使用了 LeCroy SDA808ZI-A、时基为320usec/div。  320usec/div 给出了：最大值：29.0666MHz 最小值：14.376648e6周期内测得的值为28.6389MHz。 (请参阅第一张图片)这在100ppm 内：最大值：29.088MHz 最小 值28.512MHz  

    锁定至参考时钟@ 20nsec/div、给出以下最大值和最小值：28.9564MHz 和28.7024MHz、在13.668e3周期内测量。 (参见 第二张图片)

     基于串行器中同步选项的眼图模式在第三幅图中给出、测量的版本为10.096k 周期和时基10nsec/div。 光标根据小于3.5nsec 的下缘触发脉冲在信号和眼图中给出位置。  图中显示了更长的时基50.0nsec/div。  

    最后一张(第5张)图片给出了使用参考时钟设置的最后一个眼图模式。

    我只对参考时钟边沿的振铃提出问号。 由于探头处于活动状态时锁定、因此不会出现缝隙问题。 此外、正边沿处的振铃不会再次超过2V、而对于负边沿、不会超过0.8V、从而导致时钟错误。

    如何在不使用差分探头的情况下实现锁定？

    此致、Bart

    第一张图片

    第二张图片

    第三张图片

    第四张图片

    第五张图片

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    TI__Guru**** 1125150 points
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    您好 Bart、

    频率容差实际上计算为28.8MHz * 100/(1e6)= 0.0028。 因此、最大值应为28.80MHz、最小值应为28.797MHz。 您的 REFCLK 超出数据表规格。 此外、您能否对串行器侧的 TCLK 进行相同的测量、以查看其是否在规格范围内？ 您的第三张图片看起来也很奇怪。 开口中间的这些伪影会给接收器带来问题。   

    尽管如此、要实现锁定、您应该尝试使两个时钟都在100ppm 之内。 由于时钟来自 FPGA、因此很难做到这一点。 作为替代方案、您可以尝试使用 SCAN921224替换解串器。 除了 添加了 JTAG 功能、您可以忽略它、它在功能上与 DS92LV1212A 相同、但遗憾的是封装和引脚排列不同。 但是、由于您能够使用 DS92LV1212A 实现锁定、因此您还可以使用 SCAN921224实现锁定。

    此致、

    I.K.