[参考译文] DS90UR124：解串器 LVDS 输入丢失时的相关信息

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https://e2e.ti.com/support/interface-group/interface/f/interface-forum/844914/ds90ur124-about-when-lost-lvds-input-for-deserializer

器件型号：DS90UR124

您好、E2E、

我知道、当 LVDS 输入丢失时、该器件会转换为断电模式。 TI 为何不在数据表中列出它？

此致、

ACGUY

4 年多前

0 admin 4 年多前

TI__Guru**** 689970 points

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您好、ACGUY、

您能否更清楚地解释一下您希望我们在数据表中包含哪些行为？您是否有任何示波器截图来展示这种现象？

谢谢、

Casey

0 admin 4 年多前

TI__Guru**** 689970 points

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您好 Casey、

感谢您查看我的发布。请参阅以下 URL。

波形1、左侧高电平为3.0V (通过10kohm 上拉至3.0V 偏置)、右侧高电平为3.3V (状态锁定)。当锁定引脚电压为偏置电压时、会指示锁定引脚为高阻态这与表2不一致。我认为这个锁定引脚高阻抗指示接收器断电。

我的想法是正确的吗？

此致、

ACGUY

0 admin 4 年多前

TI__Guru**** 689970 points

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您好、ACGUY、

我正在研究另一个主题中提出的问题。在我们得出结论后、我们将返回给您。

此致、

蔡夏利

0 admin 4 年多前

TI__Guru**** 689970 points

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您好、ACGUY、

很抱歉耽误你的时间。由于这是一款较旧的传统器件、因此我们需要额外的一些时间才能获得本地测试硬件和设计文档。我们仍在研究这个问题。

此致、

Casey

0 admin 4 年多前

TI__Guru**** 689970 points

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我们在 LOCK 引脚上进行了曲线跟踪。

从串行器的 TCLK 引脚移除时钟信号时、UR124上的 LOCK 引脚将处于三态。

当时钟信号提供给 TCLK 引脚、并且您尝试创建断开 RIN+电缆的解锁条件时、UR124上的 LOCK 引脚将为低电平。

此致、

蔡夏利

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