请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
器件型号：DS90CR482 我在原型板上有一个 DS90CR482器件。 LVDS 输入由 FPGA 驱动。
我不使用直流平衡模式。 我使用80MHz 时钟运行。 我已验证输入时钟的占空比为4：3 (高7.14ns、低5.35ns)。
输出时钟在频率和占空比方面与输入时钟匹配、这使我相信 PLL 正在运行并被锁定。
所有 LVDS 输入数据通道均处于常量 "1"的状态。 LVDS 共模电压为1.2V。
没有任何数字输出为高电平。
我还应该检查什么？
谢谢、
Jim
