[参考译文] SN75DP159：按照 DP159作为重定时器文档进行编程后无法获取参考时钟

您好 Fadil、

1) 2)页0、寄存器0x09[5]-> x 模式使能
3) 3)遵循数据表第9.3.2节中的加电时序应该就足够了
4) 4)所有寄存器应读取相同的写入值
5) 5) WRITE_CSR 是一种正常的 I2C 功能、您可以在数据表的第9.5.2节中看到 I2C 行为

此致

我通过 I2C 按照文档中提到的顺序写入寄存器、写入的值完全相同。 无论是 AUX 引脚上的时钟、还是通过执行 I2C 读取操作来获得相同的写入值、我都无法获得这些值。 读取的值与始终读取为0的保留位不同。 如果只将0x9[5]写入1、X 模式被启用、那么同一寄存器配置序列应该在 AUX 上生成时钟、对吧？
以下是我当前面临的问题：
1) 1) AUX 上无时钟
2) 2)读取的值与写入的值不同
寄存器配置序列之后执行该操作

您好 Fadil、

我看到您尝试从第1页向寄存器0x00写入0x40、为什么要这样做？

请记住、当您设置单个位时、其他位必须保持不变、首先读取寄存器、然后生成或以设置位、最后写入寄存器。

LOCK_COMPLETE 是一个状态位、您不必编写它。

第4节中的配置不需要第4.5节中的额外配置、它应仅使用示例脚本输出时钟。

此致

大家好、Moises、

  我不知道第1页、0x00[4]是一个状态位。 我只是按照第4.5节中提到的内容进行操作。  

  我了解了在从示例脚本读取并写入值后、您希望我写入寄存器值的方式。 即使这样、我也无法在 AUX 引脚上获得任何时钟。 但是、当我写入除0x00[4]写入之外的配置时、我会得到时钟、但它不稳定、看起来像 PWM 信号。

  您能否分享一些更多的故障排除步骤、以便我至少可以从 DP159获取时钟？

  此外、显示不同读取和写入值的地址0xE 会怎么样？

您好 Fadil、

您不必为第4.5节添加额外的步骤、示例脚本中已设置了所述的步骤、请删除第4.5节的序列、器件应在不添加额外配置的情况下使用示例脚本

AUX_CFG 位(第0页偏移0Dh 位7)必须设置为1'B1。

{0x0D, 0x80}，//启用 AUX 上的时钟。 选择1/20模式。

AUX_BRG_EN 位(第0页偏移0Ah 位3)必须设置为1'B1。

｛0x0A、0x7B｝、//禁用 HPD_SNK 直通至 HPD_SRC。

LOCK_COMPLETE 位(第1页偏移00h 位6)必须设置为1'B1。

U16 LOCK_WAIT = 256；在400kHz I2C 下约为300us。

ReadBuffer[0]= 0；

while (ReadBuffer[0]= 0 && LOCK_cnt < LOCK_WAIT)｛

 Read_CSR (0x00)；

 ReadBuffer[0]= ReadBuffer[0]& 0x40；// 0x80；

 lock_cnt++；

｝

必须启用 TX 通道0 (第1页偏移10h 位0为1'B1、第1页偏移10h 位4为1'b0。

大家好、Moises、

 我已经尝试根据您从重定时器数据表中获取参考的说明进行配置。 但我仍然无法在 AUX_P/N 引脚上获取时钟。

本文档提供了详细的系统设置和我的观察结果。 请仔细检查、如果我缺少任何内容、建议您查看。

e2e.ti.com/.../System-Setup.pdf

您好 Fadil、

让我们花几天时间来回顾这个问题

此致

您好 Fadil、

根据 slla358的第4.3.2节、在 LOCK_COMPLETE 位被置位之前、我不希望启用 TX 通道或设置 PLL 寄存器。 在 LOCK_COMPLETE 位被置位后、您能否将写入移动到第1页寄存器0x10和0x00？ 由于 PLL 未正确锁定、因此看起来时钟未在 AUX 上发出。

此致、
JMMN

JMMN、您好！

  您提出的问题对我们来说也很模糊、因为我们参考的是我随附的 Xilinx PG064文档指南页面。 在本文档中、第1页的0x00和0x10是在 PLL 锁定之前写入的、这可能会为我们提供要设置的值0xE3 (PLL_clock、LOCK_COMPLETE)位、从而覆盖正确的 PLL 锁定。 但是、Xilinx 还具有一个针对 DPRX、Xapp1178 (开放源码)的已实现软件应用程序、在设置 LOCK_COMPLETE 位后、他们将写入第1页的0x00和0x10。 我将重做您所做的指针并记录观察结果。

  此外，我还需要澄清以下问题：

1.对于取决于电压摆幅的 DisplayPort 链路协商的时钟恢复阶段、硬件是否对主链路数据通道上的10.2符号执行恢复？ 或者它取决于提供的时钟、例如135MHz。 我的理解是、它根据主链路上的符号执行恢复、而不依赖于重定时器预期的135MHz 时钟。

2.对于显示端口链路协商的通道均衡阶段、需要实现三种状态：Channel_Equalization、Lane_Alignment 和 Symbol_Lock、这取决于预加重级别。 硬件是否根据从主链路恢复的时钟(假设)或重定时器预期的时钟执行 Symbol_Lock 锁存？

 

您好 Fadil、

由于您需要澄清的硬件功能是 Xilinx 设计的一部分、而不是 TI 器件、因此 Xilinx 需要对确切的器件行为进行评论。 话虽如此、我同意您的假设是合理的：

1.根据规范，我希望主链路数据通道上会发生时钟恢复。
此外、我希望根据恢复的时钟锁存符号锁定。

此致、
JMMN

您好 Fadil、

如果对此问题有任何进一步的更新、请告知我们。

此致、
JMMN

JMMN、您好！

 非常感谢您的跟进。

  目前、我们已经提供了用于更换 IC 的电路板。 我不确定董事会需要多少天才能与我们联系。 在我们开始调试过程后、我将向您更新观察结果。

您好 Fadil、

我现在将关闭此线程、您可以在获得更多数据后重新发布到该线程以将其打开。

此致、
JMMN

您好，

  我还遇到了同样的问题，如何解决？

 谢谢！！！