您好、Niels、
您的 REFCLK 看起来正常、但在上电序列期间 PLL 未正确锁定可能会出现问题。 GRST 需要在 VDD_15/VDDA_15、VDD_33/VDDA_33和 PCIR 之后置位。 请参阅以下波形以获取参考(来自数据表第22页)：
您能否在上电后尝试将 GRST 置为有效以查看是否获得输出时钟？ 此外、需要在 GRST 上放置一个0.2uF 电容器、以确保在上述参数后将其置为有效。
此致、
I.K.
您好 I.K.
1.5V 由3.3V 的 LDO 提供、因此它们相当同步地上升。
PCIR 有一个1k Ω 上拉至3.3V 的电阻器和一个连接至 GND 的100nF 电容器。
GRST#保持未连接状态、因为它具有内部上拉电阻。 我们在 BGA 封装中使用 XIO2001。 因此、尽管 GRST#位于电网的一个角落、但很难将任何东西附加到电网上。 但我会尝试。
作为测试、我已将 REFCLK 终端从100欧姆差分电阻修改为连接到 GND 的两个100欧姆电阻。 结果是共模电压降低、差分电压摆幅减小、但 XIO2001能够生成33MHz PCI 时钟：
接下来、我完全删除了"终止"。 REFCLK 看起来相当难看、但 XIO2001能够与它配合使用：
您对此行为是否有任何解释？
Regads、Niels
尊敬的 I.K.
下面是我的上电序列的一些图片：
有关上升电源的特写：
以及反复出现 PERST 信号的图像：
作为额外的测试、我从 PCIR 移除了电容器、使其与3.3V 电源同时上升。 这不会改变 PCI 时钟的错误行为。
早上好、我、
下图显示了 PCI 时钟(CH 1)、REFCLK+(CH 3)、REFCLK-(CH 4)和差分 REFCLK (CH M)。
这里是另一个仅以特写形式显示 REFCLK+和 REFCLK-的示例。 这张图片是以30秒的淡出时间拍摄的：
这是否有帮助？
原则上、这正是建议用于 LVDS 时钟驱动器的端接：REFCLK+和 REFCLK-之间有一个100欧姆的电阻器。 但该配置完全失败。
如果我将端接更改为两个单独的100欧姆电阻器、一个从 REFCLK+连接到 GND、另一个从 REFCLK-连接到 GND、则 XIO2001正常工作。
如果我从 REFCLK 中移除了端接、XIO2001也起作用。
REFCLK 的直流共模输入电压是否有任何限制？
此致、Niels
HY I.K.
这是我的时钟的另一个示波器屏幕截图。
我修改了端接以实现850mV 共模电压、XIO2001的工作方式为：
(此图片的淡出时间为30秒)
此致、Niels
尊敬的 I.K.：
下面是50欧姆单端终端的示波器截屏(在 REFCLK+上放置一个50欧姆电阻器接地、在 REFCLK-上放置一个50欧姆电阻器接地)：
差分电压摆幅非常小(APP。 300mV)、但工作正常。
现在、200 Ω 差分端接的示波器快照：
尽管它的直流共模电压为1250mV、但它仍能正常工作。
时钟源为 DSC1103CI5-100.000
e2e.ti.com/.../DSC1103_5F00_DSC1123_5F00_Datasheet.pdf
这看起来像是一个依赖于直流共模电压的差分电压要求、但我无法想象 TI 会构建这样一个疯狂的输入缓冲器。
您对此行为是否有任何解释？
此致、Niels
您好、Niels、
我希望您能享受您的周末。 感谢您解释50欧姆单端终端和100欧姆差分终端之间的区别。 这有助于我得出以下结论：
尽管您要馈送 REFCLK+/-差分信号、但端子看起来仍然以接地为基准。 请参阅数据表中的下表：
因此、使用100欧姆差分终端时、低电平输入超出规格。 (数据表上的 Vil-se 最大值为0.99V、但从您的波形来看、它略高于1V) 这将说明您在 PCI 时钟上看到的不平衡输出。 您能够成功生成 PCI 时钟的所有其他波形的 REFCLK 输入均处于单端 H/l 和差分峰间 值规格范围内。 从视觉上看、该器件的100欧姆差分端接的 REFCLK 电平将导致下图中的 PCI 时钟输出：
因此、从技术上讲、存在某种直流共模限制。 请告诉我您对此解释的看法。
此致、
I.K.
