[参考译文] DS92LV0422：有关 LVDS 数据对和 LVDS 时钟之间的偏差的问题

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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

器件型号：DS92LV0422
主题中讨论的其他器件： DS92LV0421

您好！

我正在寻找有关 LVDS 数据对和 LVDS 时钟对之间 PCB 布线匹配的指导、这些数据对有时被称为 DS92LV0422解串器和 DS92LV0421串行器的线对间偏斜。在这两种情况下、它都连接到 AMD FPGA UltraScale+。

应用手册仅提到30ps 的 LVDS P/N 之间的匹配。

谢谢、

Mitch

0 admin 3 年多前

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您好 Mitch、

我们没有针对这种偏差的设定限制、但一般来说、它需要尽可能小。我会在应用手册中保持相同的30ps/5mm 最大线对内偏斜、因为这已经是相当大的裕度。更好。较新的器件建议更严格的长度匹配~5mil。

此致、

本

0 admin 3 年多前

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何本

感谢您的指导。有关 DS92LV0421的最后一个问题。我知道 clk 输入是某种特殊编码、而不是正常的50/50周期。您能否给我提供一些文档或说明如何正确生成时钟？

Mitch

0 admin 3 年多前

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您好 Mitch、

我手头上没有这方面的任何文档、但我将看到我是否可以找到一些帮助解释的内容。我明天不在办公室、因此我能尽快回到您的工作地点是星期四。

此致、

本

0 admin 3 年多前

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您好、Mitchell、

我找不到您提到过的任何特殊编码的相关信息。您能告诉我您之前在哪里看到过这种情况吗？

此致、

本

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