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器件型号：DP83867E 根据数据表的表5、我在 RX_D0和 RX_D2上有打开的 Rhi 和 Rlo 电阻器、这应该等于模式1和一个 PHY 地址0x0。 与 RX 数据线的唯一其他连接是 Xilinx US+ FPGA。 当我从 TARK_STS1读取自举数据时、我看到检测到的地址自举为0x5 (相当于引脚上的模式2)。 我的 VDDIO 为1.8V。
FPGA 负载是否会导致此模式变化？
谢谢、
-Allan
