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[参考译文] SN65DP159：关于 SN65DP159 AUX_SRCP/AUX_SRCN 输出

admin
Guru**** 2540610 points
Other Parts Discussed in Thread: SN65DP159

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/interface-group/interface/f/interface-forum/711342/sn65dp159-about-sn65dp159-aux_srcp-aux_srcn-output

器件型号：SN65DP159

尊敬的支持团队：

在 DisplayPort 模式下运行时、如何生成 AUX_SRCP/AUX_SRCN 的 clk 输出？  它与哪些信号/因素相关？ 太棒了！

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    TI__Guru**** 2540610 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    AUX 上的时钟是馈送 DP159输出通道的时钟的分频版本。

    此致、
    JMMN
  • 0
    TI__Guru**** 2540610 points
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    JMMN、您好！

    您能否帮助解释一下"输出"渠道是什么意思？ 它们似乎都是输出通道。   芯片内有一个 PLL、时钟是否与 PLL 相关？   非常感谢您提供 CLK 方框图。 太多了！

  • 0
    TI__Guru**** 2540610 points
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    Vera、

    SN65DP159从数据中产生时钟、请参见 OUT [3：0]。 如果 OUT[3：0]的数据中存在抖动(由源或 SN65DP159生成)、则会影响时钟输出。
  • 0
    TI__Guru**** 2540610 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好、Malik、
    感谢您的回复！
    这里是有关 AUX_SRC 的另一个问题、在链路训练完成之前、该端口的输出频率如何？ 太多了！
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    TI__Guru**** 2540610 points
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    您好、Vera、

    AUX 引脚上的时钟将在 LOCK_COMPLETE 被置位表示 PLL 已锁定之前无效。

    此致、
    JMMN