[参考译文] TL16C754B：关于 MSR 的读取时序

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https://e2e.ti.com/support/interface-group/interface/f/interface-forum/704666/tl16c754b-about-read-timing-of-msr

器件型号：TL16C754B

您好、支持团队、

我们的客户现在正在使用 TL16C754B。
有一种现象、调制解调器状态寄存器(MSR)的位3 - 0在客户使用条件下无法正常工作。
如果从 CD 的下降沿、CTS 和 DSR 到 MSR 的读数的时间很短(例如小于20ns)、则位3、1和0 (ΔCD、ΔDSR 和 ΔCTS)无法获取 CD、CTS 和 DSR 的状态变化。
如果超过60ns、它似乎正常工作。
即使从 CD、CTS 和 DSR 的下降沿到 MSR 的读取时间很短、位7、5和4 (CD、DSR 和 CTS)也可以使 CD、CTS 和 DSR 的状态变化更加快速。

【问题】
(1)从 CD、CTS 和 DSR 的下降沿到 MSR 的读取、需要等待多长时间？

(2)如果从 CD、CTS 和 DSR 的下降沿到 MSR 读取的时间小于上述值(1)、则 MSR 位3、1和0 (ΔCD、ΔDSR 和 ΔCTS)无法获取 CD、CTS 和 DSR 的状态变化？

(3)我们认为 MSR 的数据存储时序和 INT 的输出时序几乎相等。我们的理解是否正确？

(4)如果上述(3)正确、是否配置了 TL16C754B 的电路以使其能够正常工作？

(5)我们认为上述(1)几乎等于数据表第21页图14的 T18d。我认为有必要等待70ns 以上。我们的理解是否正确？

此致、
M. Tachibana

7 年多前

0 admin 7 年多前

TI__Guru**** 2549240 points

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嗨、Tachibana-San、

"(1)从 CD、CTS 和 DSR 的下降沿到 MSR 的读取、需要等待多长时间？"

-查看第21页(t18d)的时序图，可以发现 MSR 中的 Δ CD、Δ DSR 和 Δ CTS 应准备就绪的时间大约为70ns。您发现的60ns 计时可能更接近典型计时、但70ns 将是您要使用的更好数字。

"(2)如果从 CD、CTS 和 DSR 的下降沿到 MSR 读取的时间小于以上(1)的值、则 MSR 位3、1和0 (ΔCD、ΔDSR 和 ΔCTS)无法获取 CD、CTS 和 DSR 的状态变化？"

-我假设您在这个问题中问为什么它不是瞬时的。我不能访问器件的内部逻辑、但我相信在查找 ΔCD、ΔDSR 和 ΔCTS 时会涉及多个逻辑块、而 MSR 的第7、5和4位仅使用非逻辑。增量值需要 D 触发器和边沿速率来计时当前值并时钟输出新值。这一切都有很小的延时时间、因为该逻辑是使用具有寄生电容的 FET 实现的、因此这些栅极上的上升时间在 FET 导通之前有一段时间。

"(3)我们认为 MSR 的数据存储时序和 INT 的输出时序几乎相等。我们的理解是否正确？"

-是的，我相信这两个都基于波特率时钟的上升沿。 (Δ CD ect 的 D 触发器可能基于上升沿)

"(4)如果上述(3)正确、则 TL16C754B 的电路是否配置为可正常工作？"

是的。

"(5)我们认为上述(1)几乎等于数据表第21页图14的 T18d。我认为有必要等待70ns 以上。我们的理解是否正确？"

我无法访问此设备的内部逻辑，因为它很旧，而且不在我们的内部服务器上，但是我的想法与您的想法相同。 MSR 位3、1和0基于上升时钟边沿、由于 FET 上的栅极电容而具有内部延迟、最大值可能为70ns。如果您希望准确读取 MSR 位3-0、我建议客户至少等待70ns、然后再读取内部寄存器。

谢谢、

-Bobby

0 admin 7 年多前

TI__Guru**** 2549240 points

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Bobbi-San、您好！

非常感谢您的详细解释。
我将向您提出一些其他问题。

(5)根据数据表、ΔCD Ω、ΔDSR Ω 和 ΔCTS Ω 在读取时被"清零"。
如果在读取 MSR 期间 CD、CTS 和 DSR 的状态发生变化、则无法获取它们的状态变化？
如果 MSR 正在被重复读取、那么即使在下一次 MSR 读取时序也无法获取上述状态更改？

(6)如上述(5)项如此，我们认为如下。
在 IOR 期间、读取数据从 MSR 寄存器传输到端口 D7-D0。在 IOR 期间将清除 CD 等状态变化的信息和获取的信息。
在该 IOR 期间、即使 CD 等的下一状态发生变化、也不会被接受。
我们的理解是否正确？

(7)您回答了我之前问的问题(1)的"70ns"。
这"70ns"是否仅取决于 FET 的延迟？还是取决于 XTAL 或外部时钟的频率？
如果是、在70ns 的情况下、频率值是多少？

此致、
M. Tachibana

0 admin 7 年多前

TI__Guru**** 2549240 points

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嗨、Tachibana-San、

我认为这就是 ΔCD ΔCTS、ΔDSR 和的逻辑。 (我根据我们通常对某些其他器件进行逻辑处理的方式来进行此操作)此图不包含读取逻辑(设置为复位 MSR 位)

"如果在读取 MSR 期间 CD、CTS 和 DSR 的状态发生变化、则无法获取它们的状态变化？"

这是我不确定的。对我来说、状态变化可能会丢失、因为当读取 MSR 时、数据可能会被清除、但这取决于数据的清除方式。如果器件的多路复用器为零、则在下一次读取时可能会将丢失的数据拉入 MSR。我目前没有可测试的电路板、但可以验证这一点... 这是您可以让客户通过保持 IOR 低电平、然后更改 CD/CTS/DSR 的状态、然后在更改后读取 MSR 来检查的内容。如果 MSR 位0-3发生了变化、我们知道在读取事务期间、我们仍然可以读取 CD/CTS/DSR 变化的数据(这就是我所期望的情况)。

"这"70ns"是否仅取决于 FET 的延迟？还是取决于 XTAL 或外部时钟的频率？"

我认为这将基于构成逻辑的 FET 的非理想特性。在上面绘制的图中、我怀疑第二个 FF 上的 clk 线路需要一段时间才能使 FET 实际导通(栅极上需要有足够的电荷来导通脉冲具有其自身斜坡速率的 FET) 在时钟线看到正电压/边沿后、在 D 和 Q 进入 MSR 寄存器之前、会有一些较小的传播延迟。

0 admin 7 年多前

TI__Guru**** 2549240 points

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您好、Bobbi-San、

感谢您的盛情款待。
您的意见非常有帮助。

根据我们的客户确认、如果 t18d 时间较短(例如20ns)、ΔCD μ s、ΔDSR μ s 和 ΔCTS μ s 不会输出。因此，我认为在读取 MSR 时可能无法获取 CD、DSR、CTS 的状态变化

如果有一些不能理解的东西需要额外的东西、我将再次询问。

非常感谢。
此致、
M. Tachibana

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