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[参考译文] SN65DP159：关于 SN65DP159

admin
Guru**** 2538930 points
Other Parts Discussed in Thread: SN65DP159

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/interface-group/interface/f/interface-forum/715964/sn65dp159-about-sn65dp159

器件型号：SN65DP159

尊敬的支持团队：

当客户使用 SN65DP159 DisplayPort 灌电流时、他们会 在重定时器模式下设置 DP159、但在 TP1阶段、他们会发现 PLL LOCK_COMPLETE 未设置为1、和

BERT_CNT[7：0] reg（BERT 错误计数。 通道0）不是0、您能不能帮助您建议如何进行故障排除？tks！

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    TI__Guru**** 2538930 points
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    Vera、

    我们正在调查您的问题、并将尽快返回给您。
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    TI__Guru**** 2538930 points
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    您好、Barton、

    Tks 要求回复！ 客户正在寻求帮助、您能提供帮助吗？ 太棒了！

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    TI__Guru**** 2538930 points
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    Vera、

    在什么条件下、您会看到这种情况发生？ 当您看到此误差时、数据速率是多少？ 您是否使用定制软件进行设计？ 您能否给出系统的方框图？  

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    TI__Guru**** 2538930 points
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    您好、Malik、
    感谢您的回复！
    对于您的问题：
    在什么条件下、您会看到这种情况发生？-dp159连接到 Xilinx DPRXSS IP 内核，DP 源来自 PC；
    当您看到此误差？-数据速率 OS 为1.62Gbps；时的数据速率是多少
    您是否使用定制软件进行设计？ -他们使用 Xilinx 提供的接口来访问 DP159、注册设置过程与 TI slla358.pdf 参考文档（相同、并且他们确保可以通过 I2C 接口访问 DP159)
    您能否给出系统的方框图？－－DP SOURCE－>dp159->Xilinx video phy->Xilinx dprxss
    请帮助检查可以调试的任何内容？ 太棒了！
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    TI__Guru**** 2538930 points
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    Vera、

    您是否尝试以更高的数据速率运行您的设置？ 是否只有该数据速率不起作用？ TP1信号似乎很弱、可能具有过多的抖动或较小的 VOD。  您应该确认 Xilinx 系统正在自动更改 VOD。 还应尽量缩短 DP 源端和 dp159之间的距离、以最大程度地减少潜在的 SI 问题。  对于 HW、调试您可以探测 REFCLK_OUT 以查看此时钟是否具有适当的频率、请参阅 slla358.pdf 中的4.5 REFCLK_OUT。

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    TI__Guru**** 2538930 points
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    我们在内部支持该线程。
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    TI__Guru**** 2538930 points
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    您好、Malik、
    感谢您的支持！
    最初的问题现已解决、根本原因是0x2F 设置、调试时执行大量打印、调试期间删除打印时、培训正常。
    剩下两个问题：
    1.他们可以使用相同的2m 厚电缆进行成功的训练，包括具有 DP 信号的板卡和 Xilinx 板卡，而如果他们使用1.5米和更薄的电缆，Xilinx 板卡可以始终成功训练，而在其板卡中，则会出现一些故障率， 是由于接收器的均衡设置、您认为什么？

    2、现在他们的产品中 DP rxss 设置为1.62Gbps、4通道、但在培训完成后、结果是1.62Gbps 2通道、具有相同的源线和电缆、在 Xilinx BRD KC705中、它仍然是1.62Gbps、4通道、这是什么问题？ 太棒了！
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    TI__Guru**** 2538930 points
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    Vera、

    以下是对您的问题的一些评论：

    1.较细的电缆可能具有不良的插入损耗曲线。 应增大 EQ 设置以尝试最大程度地降低故障率。

    2、这似乎是与 SI 相关的问题、增加 EQ 设置可能会对此有所帮助。  

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    TI__Guru**** 2538930 points
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    您好、Malik、

    对于第二个问题( 4通道更改为2通道)、客户在 DP159前后测试抖动、结果如所示、波形如下所示、请帮助检查他们是否需要更改 EQ 设置。  e2e.ti.com/.../jitter-result.7z

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    TI__Guru**** 2538930 points
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    Vera

    查看 DP159的信号输出、可以看到该信号似乎得到了过度补偿。 您的 EQ 和去加重/预加重设置是什么？ 我会先尝试减少这些值。

    您如何实现 AUX 总线？

    谢谢
    David
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    TI__Guru**** 2538930 points
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    尊敬的 David：

    与客户进行了双次检查、他们没有在链路中设置任何 eq：0Ch 位[1、0]为00、0dh 位[5；3] 为000、 AUX_src 用作 CLK 输出。  那么、通道 编号变化和过度补偿的可能原因是什么？ 太棒了！

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    TI__Guru**** 2538930 points
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    Vera

    对于 DP159的输出测量、它们在哪里测量波形？

    如果它们改变 了地址0x0Ch 的位[1：0]和地址0x0Dh 的位[5：3]、它们是否看到了波形的变化？ 我希望确保 DP159得到正确控制。

    如果不查看链路训练日志文件、我只能推测、当4个通道的链路训练失败时、源会将通道数减少到2、然后再次开始链路训练。

    您是否有机会以.pdf 格式向我发送原理图和 Allegro 格式的布局？

    谢谢

    David  

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    TI__Guru**** 2538930 points
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    尊敬的 David：
    将在帮助我处向您发送信息。 太棒了！
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    尊敬的 David：
    AUX 总线用于反向时钟输出、并为 FPGA 发送作为参考。 EQ 设置和预加重都是默认值。 (即无均衡)、而输出波形似乎过度补偿。
    客户测试 DP159输出和 FPGA 输入端的输出、波形相似。
    当更改0x0c 和0x0d 的寄存器以设置 eq 时、波形没有变化、0x0c 位[1：0]的读出始终为0、没有任何变化。
    那么、是否需要设置其他寄存器来设置 eq？ 过度补偿的可能原因是什么？ 太棒了！
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    TI__Guru**** 2538930 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    Vera

    那么问题已经解决、我们可以关闭它吗？

    谢谢
    David
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    TI__Guru**** 2538930 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的 David：

    否，4线至2线问题已解决，而过度补偿问题尚未解决。 请帮助检查为什么0x 0c 和0x0d 似乎无法控制 eq、正如我之前的电子邮件中描述的那样。 太棒了！

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    TI__Guru**** 2538930 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    Vera

    客户使用 DP159作为 DP 重定时器、因此 EQ 编程不是通过第0页寄存器完成的。 EQ 编程通过第1页寄存器完成。 请参阅应用手册 SLLA358.pdf、第4节、了解如何访问第1页以及 TX 和 RX 配置。

    {0xFF, 0x01}，//选择第1页
    //配置 PLL 块
    {0x00，0x02}，//启用带隙。
    ｛0x04、0x80｝、//PLL_FBDIV[7：0]
    ｛0x05、0x00｝、//PLL_FBDIV[10：8]
    {0x08, 0x00}，
    {0x0D, 0x02}，//选择 LN0作为时钟。
    ｛0x0E、0x03｝、//CDR_CONFIG[4：0]。 固定、LN0。
    {0x01，0x01}，//CP_EN 为 PLL 模式
    ｛0x02、0x3F｝、//CP_CURRENT 为高电平。
    ｛0x0B、0x33｝、//循环过滤器到8K。
    {0xA1, 0x02}，//允许覆盖 PLL 设置。
    {0xA4, 0x02}，//允许覆盖 PLL 设置。
    //配置 TX 块
    {0x10, 0xF0}，//所有四个通道的 ENTX (禁用)
    ｛0x11、0x30｝、//TX_RATE 为全速率、TX_TERM = 75至150、TX_INVPAIR =无
    {0x14、0x00}、//HDMI_TWPST1为0dB 预加重
    {0x12, 0x03}，//slw_CTRL 为正常，摆幅为600mV。
    ｛0x13、0xFF｝、//FIR_UPD。 加载 TX 设置
    ｛0x13、0x00｝、
    //配置 RX 块
    {0x30，0xE0}，//禁用除通道0之外的接收器
    ｛0x32、0x00｝、//PD_RXINT
    {0x31，0x00}，//RX_RATE 已满
    ｛0x4D、0x08｝、//EQFTC = 0且 EQLEV = 8
    {0x4C，0x01}，//启用固定 EQ
    {0x34, 0x01}，//启用偏移校正
    ｛0x32、0xF0｝、//加载 RX 设置。
    ｛0x32、0x00｝、
    ｛0x33、0xF0｝、//加载 EQ 设置。

    2.最好将 TX 摆幅电平从最小值更改为最大值、因为在示波器上观察更容易、以确保对 RX 和 TX 控制寄存器进行全面的 I2C 控制。

    3.您在测量波形中看到的过补偿可能来自反射。 测量 DisplayPort 信号的方法是测量传输线路末端的信号。 因此、测量 DP 信号的理想方法是
    a.移除 DP159和 FPGA 之间的交流耦合电容(断开 DP159和 FPGA 之间的链路、使测量不受可能的反射影响)
    b.在示波器上连接交流耦合电容、并假设信号线在示波器内部端接、进行测量

    谢谢
    David