我们的问题：
我们需要将 TI 高级重定时器(DS110DF111)连接到 Altera FPGA (Cyclone 10GX)、以交换高速串行数据(10Gbps)。
重定时器由3.3V 电源供电、但内部有一个2.5V 电源(一个问题与此详细信息相关)。 FPGA 的收发器逻辑内部由1.03V 电压供电、但高速收发器本身由1.8V 电压供电。
从连接 的“AC 耦合…” PDF (SCAA059C)、我们可以在图 13在第8页、方向 LVDS 驱动器到 CML 接收器(即 Altera FPGA 到 TI 重定时器)非常简单-我们计划在靠近接收器的位置安装0.1uF 交流耦合电容器、并且我们已经在重定时器封装中安装了100欧姆差分电阻器部分。 第8页有一些关于 CML 接收器与两个10K 电阻器相关的自偏置状态的措辞、如图所示。 13. 请您详细说明一下这一点吗？ 我认为我们不需要这两个10K。
从“…之间的连接” PDF 文件(SLLA120 -图 13)、我们可以分析另一个方向的 CML 驱动器到 LVDS 接收器(即 TI 重定时器到 Altera FPGA)。 同样、交流耦合电容器已在我们的设计中、但我们还有一些其他问题：
一个问题是 CML 驱动器上的上拉电阻。 该图中的 VDD 电压是多少？ 它是2.5V 电压是因为重定时器的内部电源吗？ 还是3.3V？ 重定时器规格表仅提供差分输出电压。 根据规范、我们无法将 VDD=2.5V 引脚(在3.3V 模式下)用于这些上拉电阻、对吧？
下一个问题是关于接收器侧(LVDS)…上的“端接”电阻器 我们在 FPGA 内部有一个差分端接、这与重定时器的情况非常相似(在本图中未显示)… 那么、我们是否仍然需要将外部 Z0电阻器(50欧姆)连接到接收器共模电压？ …μ A 如果是、如果 LVDS 的实际值是1.25V、我们是否可以使用1.8V？ …μ A 我们没有1.25V 电源… 随附的第三篇论文(也是 TI 文档 SNLA180)指出、1.25V (对于 LVDS)附近可能存在+/-1V 共模范围。 所有 LVDS 制造商、包括 Altera、都是这样吗？ …μ A 如果是、这是否意味着我们可以使 VTERM=1.8V？ …μ A 我们仍然需要与 Altera 核实、以找出他们对此问题的耐受性。
我们希望您能尽早回答您的问题。
谢谢你。
