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[参考译文] DP83867E：DP83867E

admin
Guru**** 2826855 points

Other Parts Discussed in Thread: DP83867E

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/interface-group/interface/f/interface-forum/715780/dp83867e-dp83867e

器件型号：DP83867E

您好！

我要将 DP83867E 连接到 Xilinx Zynq FPGA。

DP83867E PHY 通过 SGMII CLK 对(SGMII_COP、SGMII_CON)向 FPGA 发送625MHz 时钟。  

这是符合 SGMII 规范的固定频率、还是可以进行配置？

谢谢、

Ben Manor

宇航

 

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    TI__Guru**** 2826855 points
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    您好！

    SGMII 频率是固定的。

    此致、
    GET
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    TI__Guru**** 2826855 points
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    您好！

    是否可以将 CLK_OUT 输出配置为输出固定的125MHz 参考时钟？ (与实际以太网速率无关)

    然后可将其用作 FPGA 的 SGMII REF CLK。

    谢谢

    Ben Manor

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    您好 Ben、

    是的、DP83867提供了多种时钟输出选项。 它包括恢复时钟、恢复时钟/5、发送时钟、XI 等


    在这种情况下、您可以使用由本地 PLL 生成的发送时钟、而不依赖于链路速率。

    此致、
    GET
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    TI__Guru**** 2826855 points
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    Geet、您好！

    感谢您的帮助支持。

    为了清楚地了解：

    无论链路速率如何、CLK_OUT 均可配置为输出连续125MHz 参考时钟。

      在这种情况下、I/O 配置寄存器(地址0x0170)的设置是什么？

    BR

    Ben Manor

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    您好，


    您可以使用"通道 A 发送时钟"

    此致、
    GET
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    非常有义务。

    我们将执行该操作。

    Ben Manor