[参考译文] SN65DPHY440SS：输入偏斜容差

admin

Guru**** 2905430 points

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

器件型号：SN65DPHY440SS

大家好、团队、

我们正在使用设计中的主题器件、并且很难将从源极(即 CSI-2图像传感器)到 PCB 上 DPHY 输入的传播延迟进行匹配。
问题是：数据线路和时钟 DPHY440在输入端可以承受什么偏斜？
我们的设计是4通道1.5Gbps。

非常感谢、致以诚挚的问候、
最大

0 admin 3 年多前

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在 HS 模式下启用内部动态偏移消除功能、并导致2个时钟(4 UI)
数据从 DA 传输到 D 时的数据延迟

此致

Brian

0 admin 3 年多前

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您好 Brian、

您的响应和宝贵信息。

我的问题是不同数据通道之间的输入偏斜。我们的 PCB 技术很难与数据通道上的传播延迟匹配、并且需要知道主题器件在输入上可以承受什么。它是+/- 1/2 UI 吗？还是其他一些裕量？如果偏斜高于预期、器件将如何工作？

谢谢、此致、
最大

0 admin 3 年多前

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最好将长度保持在彼此之间的5密耳以内。

此致

Brian

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