[参考译文] SN75DP130：SN75DP130封装模型

我们目前正在研究此问题、并将尽快返回给您。

KT

您可以正确地看到没有现有的封装模型。 如果您看一下用户指南中的模拟示例(ADS)，它也不会显示软件包模型。 我认为用户指南中对封装模型的引用是错误的、需要更新以删除此参考。

谢谢
David

尊敬的 David：

感谢您的更新。 您能否提供封装型号？ 我们发现实验室和仿真之间没有良好的相关性(SN75DP130位置处的 TDR 波形和眼图)。 当我手动为仿真添加寄生电容以使仿真与 SN75DP130上观察到的实验室 TDR 阻抗骤降相匹配时、我会观察到仿真与实验之间的相关性要好得多。 但是、我确实需要使用封装模型来获得信心、即计划的 PCB 更改将解决实验室中观察到的 DisplayPort 合规性问题。   

此致、

KT

KT

您在实验室中看到了什么 DisplayPort 合规性问题？ 如果您可以向我发送布局文件并为我提供问题的描述、我可以查看该文件并提供一些建议。

遗憾的是、SN75DP130在几年前发布、我们不再有人可以支持该模型请求。

谢谢
David

尊敬的 David：

我们观察到测试3.3预加重的多个故障、即1.62G 和2.7G 下的0dB、这是由于转换后在信号中观察到的变化。 如果您通过此帐户的电子邮件地址与我联系、我可以向您发送布局文件和报告。

KT

KT

我向您发送友谊请求、您是否会在接受请求后向我发送布局文件？

谢谢
David

KT

U14 DP130吗？ 如果是、我看到的两个问题是：

散热焊盘未遵循 DP130数据表建议
2.在高速布线周围使用接地护罩时，您需要端对端对端输出它们，以便获得一致的基准，否则在具有接地参考的布线部分和没有接地参考的布线部分之间将存在阻抗变化。

您的 EQ 等级和预加重等级是多少？ 由于您以1.6和2.7G 运行、您是否尝试将两者都设置为0？

谢谢
David

尊敬的 David：

是 U14是 DP130。  

好的、我们将回顾和修改散热焊盘。

好的、我们将改善布线对称性。

DP130 EQ 通过 I2C 设置为0dB。 发生故障的 DP PHY Tx 测试是针对0dB 电平测试的测试3.3"预加重电平验证和最大 Pk-Pk 差分电压测试(规范)"、因此 DP130预加重通过 AUX CH 监测设置为0dB。 测试失败、因为连续相同的位必须彼此的摆幅在0.25dB 以内、但波形中的纹波会导致测试失败。 基于使用串行数据分析器和 TDR 进行的测试、似乎是反射问题：通过将手指放在组件或迹线上来修改电路板上的阻抗会修改波形纹波并允许测试通过。 TDR 观察到的最大阻抗变化(dip)为 DP130。 DP130是否存在已知的输出阻抗(输出回波损耗)限制？  

4.如果传输大小有限，我将尝试向您发送 DP 测试报告(42MB)或部分报告。

KT

尊敬的 David：

DP Tx 测试报告已发送给您。 对于测试3.3"PreEmp、0dB"、有五个测试故障。 波形显示了导致测试失败的凸点/纹波。 在测试3.3中可以看到针对1.62G、2.7G 和5.4G 速率的凸点/纹波、但由于反射和测试方法的位置、它只会导致1.62和2.7G 测试中的测试失败。 在1.62G 和2.7G 眼图中也可以看到凸点/纹波。

此致、
KT

KT

输出阻抗标称值为50欧姆。 PCB 差分特性阻抗最小为76.4ohm、最大为107.6ohm、典型值为92ohm。

您是否看到了所有四个通道的故障？ 并且测试是否启用或禁用了链路训练？ 如果启用了链路训练、您是否会禁用链路训练并重复该测试？

您是否测试过多个电路板、结果是否一致？

谢谢
David

尊敬的 David：

1、RE："最小76.4欧姆、最大107.6欧姆、典型值92欧姆。"

这是指什么？ 这是 DP130 EVB TDR 测量值吗？ DP130电路板设计建议？  

2.是的、在4个通道上观察到故障。

3.我们的产品/DUT 通过读取 DPR-100 AUX CH 控制器的 DPCD 寄存器进入合规性测试模式。 我们的产品完全支持使用 DPR-100的测试自动化、因此对于这些3.3测试、将使用每个摆幅和加重设置。 我们的控制台日志报告使用的摆幅/加重设置、我们可以使用 DPA-400 AUX CH 分析仪观察 AUX CH 消息。 这是否回答了您关于链路训练的问题？  

4、是的、这种故障在多个电路板上发生、结果变化很小。

此致、
KT

KT

PCB 阻抗要求是 DisplayPort 规格的一部分。

我注意到您使用的是0.1uF 交流耦合电容器、您是否尝试将电容从0.1uF 更改为0.22uF？ 这将有助于降低信号的压摆率并减少反射。

谢谢
David

尊敬的 David：  

DP1.2中的标称92欧姆 PCB 差分阻抗似乎仅适用于 faux 通道、这一特性现已被弃用。 主链路阻抗为额定100欧姆差分电阻。 对于主链路差分对、DP130 EVB 的 TI 目标电阻是否为92欧姆？  

2.我没有尝试将实际电路板上的0.1uF 电容器更改为0.22uF。 我刚刚尝试了 HyperLynx 仿真中的更改、它不会改善凸点、但我将尝试在实际电路板上进行确认。  

此致、

KT

KT

是的、您说得对、这仅适用于 faux。 对于 DP130、我们仍然以100欧姆差分为目标。

谢谢
David

尊敬的 David：
您是否能够发送 DP130 EVB 布局光绘文件？
此致、
KT

尊敬的 David：
收到文件、谢谢。
KT

回复有关已解决或未解决状态的自动电子邮件：对于有关 SN75DP130缺少封装模型的原始请求、TI 回复说、即使文档说明封装模型不可用、也不可用。 排除 IBIS-AMI 仿真中的封装模型会限制仿真精度和相关性。 因此、问题未得到解决、但由于 TI 已声明无法提供、因此我想可以关闭此主题。 未解决。 我将以单独的线程的形式进入 DisplayPort 测试3.3故障。