现在、我们还有一个与 LMH1983和 Xilinx Ultrascale FPGA 一起用于12G-SDI 输入和输出的项目。
由于 LMH1983 (PLL2和 PLL3)的性能不符合 Kintex Ultrascale FPGA 规范、因此我还计划添加 LMK03328以实现抖动清除。
我想确保能够同时为 PLL2和 PLL3输出时钟使用单芯片 LMK03328。
非常感谢！
是的、LMK03328可以同时生成148.xx MHz 时钟、但我强烈建议使用27MHz 输出时钟(来自 LMH1983的 PLL1)作为 LMK03328的参考时钟、因为与148.xx MHz 输出(来自 PLL2/3)相比、27MHz 输出具有更低的抖动。 具有较低抖动的27MHz 基准将确保 LMK03328的输出时钟具有低抖动。 LMK03328可精确地从27MHz 基准生成148.5MHz (整数 PLL 模式)和148.5MHz/1.001 (分数 PLL 模式)、从而使这些时钟与 LMH1983的传入 HSYNC 基准同步。
我们已经在一个外部供应商提供的 FPGA 参考设计中实施了这个建议的 LMH1983+LMK03328时钟树：
FPGA HVF --> LMH1983 -->(27MHz LVDS)--> LMK03328 --> 148.5MHz 或148.5MHz/1.001 (或2x 时钟速率)--> FPGA 串行器/解串器
为了便于参考、我附加了一个示例 LMK03328配置文件(.TCS)、该文件可加载到 TICS Pro EVM 编程 GUI 中。 此配置已经过评估、可与上述 LMH1983+LMK03328架构配合使用。 使用 TICS Pro、您可以更改配置、然后将寄存器设置导出/转储到十六进制文件、以便 FPGA 可以对器件进行编程。
希望这对您有所帮助。
Alan
