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[参考译文] DP83867E:自举配置和未使用的引脚处理

Guru**** 2756625 points
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/interface-group/interface/f/interface-forum/732078/dp83867e-strap-configuration-and-unused-pins-treatment

器件型号:DP83867E

1。

有关数据表第36页签配置的问题:

在 SGMII 中使用该器件时的性能

我的 kΩ 是、kΩ RX_D0和 RX_D1、RX_D2和 RX_D3上的 Rhi = 4k Ω 和 Rlo = 10k Ω。

我的理解是否正确?

在这种情况下,这些电阻器是否会影响到扩散信号? 如果您推荐这些电阻器的布局模式,请告诉我们?

2.

 有关数据表第8页中未使用引脚的说明的问题:

下面哪一项(A 或 B)是正确的?

答:

“即使器件可能具有内部上拉或下拉电阻器,一个好的做法是终止未使用的电阻器

而不是允许它们浮动。”

B:

“除了 VDDA1P8引脚,如果不使用它们,则它们应保持悬空。”

 

如果 A 正确,PD 或 PU 的引脚是否应直接连接到 VDD 或 GND?   

当他们不使用 INT/PWDN 时,请告知我们 PIN 处理。

此致、

 

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    您好!

    1.是的、这是正确的、与数据表建议一致。 建议使用额外的自举来保持差分信号的平衡。

    2.器件的内部 PU/PD 为9k,因此可以保持悬空。 但是、如果您希望在设计上具有额外的安全性、则可以始终具有外部 PU/PD。 希望这一点很清楚。 您可以通过2.2K 电阻器使用 PU/PD。

    3.按照数据表中的建议通过2.2K 连接到外部 VDDIO。

    此致、
    GET
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    此致、
    GET