Other Parts Discussed in Thread: DP83867IS
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器件型号：DP83867IS 我正在尝试在 Xilinx K7系列器件中获取 FPGA 设计、以便与使用 RGMII 的设计中的 DP83867IS 进行通信。 事实证明、这比预期困难得多、因为我无法从 MAC 到 PHY 获取 RGMII 链路以可靠地传递数据。 我决定对测试硬件进行一些探测、并遇到了一些非常奇怪的情况：在 RGMII 中、当传输速率为1Gbps 时、我看到在所有四个数据通道上接收数据、预期的频率为125MHz RX_CLK。 如果我切换到100Mbps (从千兆位交换机拔下插头并插入10/100交换机)、我观察时钟切换到25MHz。 但是、接收数据是另一个问题：我仅在 RX_D2上看到数据活动、而其他通道保持恒定、有些通道处于高电平、有些通道处于低电平。 这是在 PHY 封装引脚的示波器上观察到的。 我已经读取了所有寄存器、这些寄存器确认引脚搭接设置应该将其置于 RGMII 模式。
在模拟链路上、链路可轻松建立自动协商的速度和链路状态寄存器、一切看起来都正常。 在 PHY 上的 RX_D2线路上、我认为可以确保 FPGA 设计中不会出现故障、除非在 FPGA 启动/重新配置过程中存在一些引脚搭接交互。 什么可能导致 PHY 仅在100Mbps 模式下的 RX_D2上输出？ 它确实与 SGMII_SOP 引脚共享功能、但这似乎不合理、因为 SGMII 模式会在 RX_D0/SGMII_COP 上产生时钟。
