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[参考译文] SN65LVDM050QDQ1 -在200Mbps 时测量的接收端通道间偏差为~1ns、而不是<200PS

Guru**** 1839620 points
Other Parts Discussed in Thread: SN65LVDM050
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https://e2e.ti.com/support/interface-group/interface/f/interface-forum/931566/sn65lvdm050qdq1---measured-channel-to-channel-skew-on-reception-1ns-instead-of-200ps-at-200mbps

主题中讨论的其他器件:SN65LVDM050

相关 案件编号:CS0253265

尊敬的 TI 支持:

在电路板上、我们使用 SN65LVDM050QDQ1器件在两个 FPGA 器件之间提供通信协议(时钟+数据)。
时钟的工作频率为100MHz (例如200Mbps)、而数据是在时钟的每个上升沿(因此为100Mbps)生成的。

我们使用的 SN65LVDM050QDQ1指示:
-支持高达500Mbps 的数据速率、
-典型通道间偏斜为0.2ns

但我们的测量结果表明:SN65LVDM050QDQ1组件在从 LVDS 侧到单端(接收)的两个通道(时钟和数据)之间产生大约1ns (至少)的通道间偏差。

我们注意到、在 SN65LVDM050器件上、接收端的运行速率可高达100Mbps、我们想知道 SN65LVDM050QDQ1器件是否也是如此、因此在使用100Mhz 时钟时、通道间偏差不能根据数据表而定。

您能否确认对于 SN65LVDM050QDQ1、在发送和接收过程中通道间偏斜均为@0.2ns?

PS:在附加的图片中、有我们进行的测量。 顶部是时钟和数据(LVDS 侧)、而下方是时钟和数据(单端侧)。

非常感谢您的参与、
BR、

Marc Ettori

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    尊敬的 Marc:

    但我们的测量结果表明:SN65LVDM050QDQ1组件在从 LVDS 侧到单端(接收)的两个通道(时钟和数据)之间产生大约1ns (至少)的通道间偏差。

    从上面的粗体部分、您似乎在测量传播延迟? 您未附加任何图片。

    在任何情况下、数据表都不会指定最大通道间偏移-它仅在器件的整个建议运行条件下提供典型值。

    此致、

    I.K.  

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    您好!

    我们发现了与  SN65LVDM050QDQ1数据表中的描述相关的问题。

    问题源于这样一个事实、即我们以200Mbps 的速率运行接口、正如数据表(Q1版本)规定的最大速率 500Mbps。 然后、我们的理解是、对于该组件、所选的速度是正确的。

    然而 、SN65LVDM050QD 数据表显示最大值 对于非 Q1版本、速度为100Mbps。 我们以100Mbps 的速率运行接口(我们使用的是 Q1版本)、通道间偏差会受到很大影响、因为在这些条件下、信号是干净的、并且与数据表相对应(在200Mbps 时、它会受到所示延迟的显著影响。 我们可能已将接口超出组件规格)。

    当前  SN65LVDM050QDQ1数据表中缺少的信息是接收侧的速度限制(LVDS 到单端)、如组件数据表的非 Q1版本中所示。

    此致、

    Marc