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器件型号：TLK2711-SP 尊敬的：
我正在结合 FPGA 进行 TLK2711-SP 的硬件设计。 对于时钟、我不确定如何将参考时钟馈送到 TLK2711和 FPGA。
根据规格要求、基准时钟的峰峰值抖动应小于40ps。 为了满足需求、这是一种使用 OSC 将时钟馈送到 TLK2711的更好方法。 该图如下所示。
众所周知、我们从扇出芯片获得了两个时钟、分别命名为 TX_clk 和 ref_clk。 ref_clk 将用于将16位数据从 FPGA 发送到 TLK2711。 在这种情况下、TX_CLK 和数据之间的相位无法保持对齐、这将影响 TLK2711捕获的数据？ TLK2711能否 在内部处理时钟和数据之间的相位差？
谢谢
春杰
