[参考译文] TFP401：关于电路板设计的3个问题

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Other Parts Discussed in Thread: TFP401, SN74LVC14A

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

器件型号：TFP401
主题中讨论的其他器件： SN74LVC14A

我计划在我的设计中使用 PanelLink 接收器。
我选择 TFP401代替 SiI1151[硅图像]。

我对电路板设计有几个问题。
从提供的资料中找不到清楚的答案。
如果您能在这里回答、我将不胜感激。

1.当 PDO#=LOW 且处于输出驱动断电模式时、QE 管脚的状态是高电平、低电平还是处于未定义的状态？
如果它处于未定义状态，是否可以将下拉电阻器连接到 QE 引脚？ (以防止 QE 引脚所连接的 FPGA 的输入引脚发生故障)

2. RX0+/-、RX2+/-、RX2+/-、RXC+/-布线是否需要差分阻抗控制？
如果是，控制值是什么？差分50Ω？

3. TFP401输出信号的允许布线长度是多少？
在目前没有采取任何措施的情况下，这将是大约8英寸。
---如果我在输出信号布线中放置一个施密特触发器(SN74LVC14A),把它放在 QE 和 ODCK 中是正确还是错误?

0 admin 1 年多前

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您好！

1. TFP401/401A 断电(PD =低电平)是完全断电、因为它会将数字内核、模拟电路和输出驱动器断电。所有输出驱动器被置于一个高阻抗状态。除 PD 输入外、所有输入均被禁用。

2. RX0+/-、RX1+/-、RX2+/-、RXC+/-的差分阻抗将为100欧姆。

3. 从接收器输出的数据和控制信号的布线长度应尽可能接近相等。布线间距应~5倍高。通常、布线也应尽可能小于2.8英寸。

谢谢

大卫

0 admin 1 年多前

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感谢您的提示回复。

1.我想知道的是 PDO#=low 时输出管脚的状态,而不是 PD#=low 时的状态。当 PDO#=LOW 时、QE 引脚的电平具体是"H"、"L"或"未定义"、具体是多少？
此外、您认为是否包含下拉电阻器没有问题？

2.我还想在设计中控制100Ω Ω 的差分电压。是否有文档说明需要进行布线阻抗控制？

3、以上内容已经阅读了产品说明书。具体而言、您能否告诉我8英寸的布线长度是否似乎是个问题？
此外、您如何看待将施密特触发器插入 QE 和 ODCK 是否没有问题？

0 admin 1 年多前

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您好！

当 PDO#=低电平时、输出驱动器(除了 SCDT 和 CTL1)也被驱动至一个高阻抗状态。由于输出处于高阻抗状态、为什么需要将其下拉？

HDMI 规范涵盖了差分阻抗要求。

驱动 TFP401输出的时间以及是否可以包含施密特触发器取决于设置和保持计时。您需要确保不违反接收器的设置和保持计时规格。

谢谢

大卫

0 admin 1 年多前

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感谢您的提示回复。

我认为有必要下拉的原因是、当 QE=Hi-Z 时、我认为接收器侧(FPGA)输入端口的值未定义
我不熟悉如何处理 Hi-Z 输入/输出端口。我很抱歉。
在实际设计中、我想使用接收器侧(FPGA)的选件功能来启用/禁用器件内部下拉电阻并确认其有效性。

我了解差分阻抗。

关于施密特触发、我会检查接收器侧(FPGA)的规格。

非常感谢您的回答。

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