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https://e2e.ti.com/support/interface-group/interface/f/interface-forum/1207029/ds160pt801-intra-pair-skew-and-inter-pair-skew
您好、TI 团队
是否在最大插入损耗下指定此值？
是否有关于 每个对的通道中允许的最大对内偏差的规格
插入损耗。 在本例中、它是高速电缆。
谢谢
罗杰
您好、Roger、
请避免在 E2E 公共论坛上讨论安全文档。 我已删除有关安全信息的注释。
指定的对内偏斜是每个数据速率下允许的最大值。
此致！
大卫
谢谢 David、抱歉-我没有意识到这是本论坛上的一个问题。
我需要指定电缆组件、从何处获得编号？ 我在数据表中没有找到它们。 谢谢
您是否有可用的电缆组件模型？ 根据我的理解、您关心的是对内偏斜(而不是对间偏斜)、对吗？ 如果您想使用 重定时器对当前电缆组件进行建模、可以使用 IBIS-AMI 模型。
你(们)好
不、我希望从向 Rosenberger 提供的规范开始。 最好知道 Phy 可以承受的对内最大偏斜是多少。 以实现 HEAD 启动。 我要求他们提供数据。 现在、我有两种技术、一种是 PCIe 第4代、另一种是100GE。 100GE 在这种情况下很常见。
您可以在100GE 的规格中看到，例如数字是10ps/m (假设这接近我将得到的值)
AmphenolFCI-ca_qsfp_copper-datasheet.pdf (mouser.com)
那么该部件能够达到10ps/m 或更高的速度吗？
S 参数集是否会帮助您进行仿真？ 我可以请求供应商允许我共享5米 s 参数(4个端口)
Trouble 是一个测量不具有统计学意义。 我很好,如果我们可以计算一个实验室实验, 我们在精细的步骤引入偏斜,以测量公差. 问题是 psec 有点数字,呼吸在板上和温度在实验室和... 会影响它一切。
根据 PCIe 第4代 Intel 规范、支持5mil 的对内偏斜。 我可能建议使用适用于 PCIe 第5代的 MCIO 电缆。
