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https://e2e.ti.com/support/interface-group/interface/f/interface-forum/1241715/dp83867e-internal-pll
器件型号：DP83867E尊敬的团队：
客户 使用 DP83867E 、 我将其 CLK_OUT 输出用作 外部 PLL 的输入作为备用。 他们希望在其他项目上重现这一机制。
主要思路是使用 PHY 通过同步以太网从下游系统中提取时钟(将 CLK_O_SEL 切换到00000：通道 A 接收时钟)。
它将一直工作、直至断开电缆。 当电缆断开连接时、它们仍在 CLK_OUT 上有一个时钟、但由于内部 PLL 处于保持状态、该时钟会发生漂移。
我们如何从 PHY 中提取 PLL 保持信息？
就像电缆断开连接一样、可以很容易地说、他们无法再信任上行时钟、 但这似乎仅限于在其他故障情况下 、他们真的很想检查他们对该 CLK_OUT 输出的可信度：它是来自锁定的 PLL、还是简单的 XI 输入的图像或来自处于保持状态的 PLL？
提前感谢您的答复。
此致、
POL。
