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[参考译文] XIO2001：断电序列

admin
Guru**** 2692745 points

Other Parts Discussed in Thread: XIO2001

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/interface-group/interface/f/interface-forum/1252226/xio2001-power-down-sequence

器件型号：XIO2001

大家好、

请告诉我 XiO 2001的断电顺序。

数据表指出、将 PERST #置为有效且停止 REFCLK 后必须移除电源。

但是、在我们的设计中、VDD_33开始下降约90us、速度要快于 Perst #和 REFCLK。

这会损坏 XIO2001吗？

*在下面的线程中,我们认识到在同一时间启用 Perst #和停止 REFCLK 没有问题。

e2e.ti.com/.../xio2001-power-down-sequence-query-modifications

此致、

小林市

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    TI__Guru**** 2692745 points
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    尊敬的 Shota-San：

    另请参阅以下有关断电时序的主题： https://e2e.ti.com/support/interface-group/interface/f/interface-forum/727336/xio2001-power-up-sequence-pcir

    建议遵循第6.12.2节中概述的数据表指南。 还必须确保正确移除 PCIR (钳位电压)。

    此致！
    大卫

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    TI__Guru**** 2692745 points
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    尊敬的 David：

    感谢您的答复。

    我读了你告诉我的主题。

    如用户指南中所示、PCIR kΩ 通过1k Ω 电阻连接至 Vdd_33。 (PCI 总线电压为+3.3V。)

    因此、在断电序列中、PCIR 开始下降的时间与 VDD_33的时间差不多。

    是否也不建议这样做、因为在移除 VDD_33之前不移除 PCIR？

    像我们的波形这样的序列可能会出现什么问题？

    此致、

    小林市

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    TI__Guru**** 2692745 points
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    尊敬的 Shota-San：

    您在电路板中所描述的配置 听上去就够了。 只要您遵循数据表和 EVM 用户指南中的建议、就不会出现问题。

    最好在移除 VDD_33和 VDD_15之前移除 PCIR 电源轨、以保护 PCI 总线的 I/O 电芯。

    此致！
    大卫

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    TI__Guru**** 2692745 points
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    尊敬的 David：

    我知道 PIR 连接正常、因为它遵循数据表和 EVM 用户指南。
    至于 VDD_33和 PIR 比 PERST#和 REFCLK 提前90微秒开始下降，您能告诉我它造成了哪种问题吗？
    我担心这种影响、因为如果预计会出现致命问题、我们需要考虑更换电路。

    此致、
    小林市

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    TI__Guru**** 2692745 points
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    尊敬的 Shota-San：

    此计时的潜在问题可能是损坏 PCI 总线 I/O 单元。 这种影响的规模难以量化。

    此致！
    大卫

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    TI__Guru**** 2692745 points
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    尊敬的 David：

    0.1μF 根据 EVM 用户指南将电容器(μ F)连接到 PCIR 引脚、因此 PCIR 的下降速度实际上比 Vdd_33慢一点。
    我们测量的波形如下所示。

    如果去除了 Perst#有效和 REFCLK 后 PCIR 为+3.0V、这是否意味着根据数据表上的绝对最大额定值、PCI 总线上的最大输入电压为 PCIR+0.5=3.5V？ 并且+3.3V PCI 总线上没有损坏 PCI 总线 I/O 单元？

    此致、
    小林市

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    TI__Guru**** 2692745 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的 Shota-San：

    是的。 只要不超出绝对最大额定值、就不会发生损坏。

    此致！
    大卫