[参考译文] DS90UB926Q-Q1：DS90UB926Q-Q1、DLPC120：

尊敬的 Sundar：

我将在9月5日星期二之前回顾并最迟返回给您。

此致、
Fadi A.

嘿、Sundar、

如果这是 DLP 问题、您需要使用  DLP3030器件名称提交 TT、让 DLP 产品系列在 e2e 上对其进行调查。  

到926、它是相当简单的。 您可以在926上本地运行 ALP 并使用内部时序生成测试图形、以查看是否显示了正确的颜色？ 最好测试直接连接显示器的926、以排除数据路径中的 DLP3030问题。

ALP 的初始设置、选择内部时序以排除输入侧的任何内容。 通过这种方法，您可以测试此链接： DS90UB926->DLPC120->DLP3030。

选择您的规格分辨率并选择计时源的内部、然后选择 固定图形(绿色、红色等) 、然后点击"enable patgen"、您应该会在显示屏上看到完全相同的图形。  

此致、
Fadi A.

您好，Fadi，

感谢您的答复。  

当然、我们将尝试您建议的方式。

另外、您能否帮助了解 DS90UB926芯片是否可以在软件中修改 PCLK 输出信号的极性(类似于上升沿到下降沿)。

谢谢
圣达尔

嘿、Sundar、

对于926、用户只能通过寄存器0x03更改上升沿或下降沿的数据选通。

此致、
Fadi A.  

您好，Fadi，  

感谢您的答复。

 对于使用 ALP 工具加载的以下设置、是否可以将 python 脚本与显示时序参数共享？

941->926->DLP3030 (854x480分辨率) (具有941的内部图形发生器，具有内部时钟和时序-同样是941种单模式)

请帮助按优先级共享该内容。

谢谢。
圣达尔

嘿、Sundar、

我将处理此问题、并在1-2个工作日内与您联系。  

此致、
Fadi A.

您好，Fadi，

感谢您的答复。

我们为 DLP3,030,854x480 31.5MHZ PCLK 需要它。

请在下面找到有关显示时序参数的信息。

分辨率：854 480
HFP HBP HSYNC：68 72 6
VFP VBP VSYNC：35 9 1
PCLK：31.5

请帮助分享。

谢谢。
圣达尔

嘿、 Sundar、

请参阅随附的与您要求的时间有关的内容。 这将从941侧使用内部计时/Clk 运行 patgen。  

e2e.ti.com/.../0116.Single_5F00_lane_5F00_941AS.py

此致、
Fadi A.