This thread has been locked.

If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.

[参考译文] DP83867IS:连续运行测试异常

Guru**** 1139930 points
Other Parts Discussed in Thread: DP83867IS
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/interface-group/interface/f/interface-forum/1296885/dp83867is-continuous-operation-test-anomalies

器件型号:DP83867IS

尊敬的 TI 支持团队:

我们需要有关 DP83867ISRGZ 以太网 PHY 的问题的帮助。 下面概述了我们需要的问题和信息:

问题描述:
采用此组件的电路板目前正在进行持续运行测试。 在运行测试几十个小时后、当使用 MDIO 接口读取状态寄存器时、PHY 开始时始终只返回0xFFFF 的情况有几次。

电路板配置:
CPU 是一个连接到 PHY 的 NXP T1024。 有四个 PHY 连接、其中两个通过 SGMII、另外两个通过 RGMII。 MDIO 线路在两个单独的系统中连接、通过将一个 SGMII PHY 与一个 RGMII PHY 配对。

MDIO 线路上的观察结果:
使用示波器监视 MDIO 线路时、可以观察到从 CPU 到 PHY 的波形似乎正常、但从 PHY 到 CPU 的波形始终为高电平。 有趣的是、同一 MDIO 线路上的另一个 PHY 不会出现此问题。

复位尝试次数:
出现此问题后、无法恢复正常运行。 在基本模式控制寄存器(地址0x0000)中置位复位并不能修复它。 通过下电上电或将 PHY 的外部引脚43上的 RESET_N 置位可以恢复正常运行。

数据交换问题后:
在问题仍然存在且一致的读取变为0xFFFF 后、CPU 和 PHY 之间通过 SGMII/RGMII 进行的数据交换仍正常。

MDIO 线路配置:
两个 PHY 器件连接到单条 MDIO 线路。 CPU 仅使用软件来控制 MDIO 线路访问、其操作没有问题。

如果您提供有关此行为的潜在勘误表的任何信息、我们将不胜感激:

* 过去是否有类似的情况,如果有,采取了什么解决办法?

* 此外、除了电气噪声等外部因素外、该问题是否还有其他可能的原因?

非常感谢您协助解决这一问题。 Matter 协议、期待您的专家意见。

此致、

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    尊敬的 Hiroshi-San:

    感谢您分享您的观察。 我们想提出几个问题来确认设置

    如果我的理解有误、请更正我。

    •  十小时后、很少有 DP83867PHY 读取 FFFF。
    • 只有硬件复位或下电上电才能解决 MDIO 读取问题
    • 您操作系统的温度是多少?

    如果可能、我可以看到 MDIO/MDC 线的波形的屏幕截图吗?

    如果可能、您能否还提供有关 MDIO/MDC 线路的原理图?

    • 我们需要再次检查 MDIO 线路上是否有外部上拉电阻器、而 MDC 线路上没有
    • 确保 MDC 线路附近没有外部信号。

    ——

    谢谢!

    林希尔曼

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    亲爱的林克曼:

    感谢您提出后续问题。 根据要求、我将提供说明和其他信息:

    确认意见:

    • 是的、您的理解是正确的、某些 DP83867PHY 在运行大约10个小时后开始读取 FFFF。
    • 是的、 只有硬件复位或下电上电才能解决 MDIO 读取问题。
    • 系统在室温下运行。

    MDIO/MDC 线路的波形:
    遗憾的是、我们没有出现问题时保存的 MDIO/MDC 线路波形。 但是、如果问题再次出现、我们将确保获取此数据、并与您共享。

    MDIO/MDC 线路的原理图:
    共享完整的原理图是不可行的、但我们可以提供部分原理图、具体包括 CPU 和 PHY MDIO 线路。 这对于您的分析是否足够?

    MDIO 线路上的上拉电阻器:
    检查后、MDIO 和 MDC 线路都配备了上拉电阻器。

    其他信号与 MDC 线路的接近程度:

    • 我们保持了至少三倍于 MDC 线路与其他线路或地面之间线路宽度的最小距离。
    • 如果其它线路靠得很近、它们主要携带电平变化极小的信号(例如、来自 DIP-SW 的信号)。
    • 但是、在有一个部分、RGMII TX_EN 信号与 MDC 线并行运行大约45mm。

    希望这些信息有助于您进行分析。 我期待您提供进一步的指导或建议。

    此致、

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    尊敬的 Hiroshi-San:

    感谢您分享这些信息。 因为 MDC 线路在内部为 DP83867PHY 下拉。 我们不建议 MDC 具有上拉电阻器。

    您能否检查移除 MDC 线路上的上拉电阻器是否有助于解决您的当前问题。

    同时、我将等待您的波形。

    --

    此致、

    林希尔曼

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    亲爱的林克曼:

    感谢您关于 MDC 线路上的上拉电阻器的建议。 以下是最新动态和我们的前进计划:

    移除 MDC 线路上的上拉电阻:
    电流验证过程完成后、我们计划按照您的建议、通过移除 MDC 线路上的上拉电阻器来测试系统。

    正在审查的其他结果:
    我们遇到了一个可能相关的问题、目前正在调查中。 最初、正如 TI E2E 论坛主题(* 1)中所讨论的、PHY 的 CLK_OUT 连接到 CPU 的125MHz 时钟输入。 不过、我们发现该时钟无法在启动后立即提供稳定的125MHz 输出。 因此、我们现在将来自 OSC 的信号用于 CPU 的时钟输入。 尽管进行了此更改、PHY 仍然从 CLK_OUT 延伸了大约60mm、并且我们没有禁用 CLK_OUT 输出。 在 PHY 的寄存器设置中禁用 CLK_OUT 输出后、我们观察到在连续运行一周的两个电路板上没有出现以0xFFFF 读取数据的问题。

    波形数据:
    由于上述调整产生了积极结果、我们尚未能够在问题发生期间捕获波形数据。 我们将继续监视这种情况、并在问题再次出现时共享波形。

    我们感谢您的持续支持、并将随时向您通报任何进一步的发展。

    此致、

    (* 1) DP83867IS:125MHz 输出到 CLK_OUT 的寄存器设置
    e2e.ti.com/.../dp83867is-register-setting-for-125mhz-output-to-clk_out

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    尊敬的 Hiroshi-San:

    感谢您的详细信息更新。 很高兴你能够看到积极的结果。 如果您还有其他问题、敬请告知。

    --

    此致、

    林希尔曼