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[参考译文] DS90UB925Q-Q1：串行器接口与 DS90UB926锁定连接问题

admin
Guru**** 2585275 points
Other Parts Discussed in Thread: ALP

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/interface-group/interface/f/interface-forum/1299203/ds90ub925q-q1-serializer-interface-with-ds90ub926-lock-connectivity-issue

器件型号：DS90UB925Q-Q1
主题中讨论的其他器件：ALP

尊敬的团队：

您好！！！

我们设计了自己的定制串行器和解串器板。 我们还提供了 DS90UB926 EVK 板。

借助 EVK I2C 通信、我们能够通过串行器 I2C 配置在解串器上生成显示图形。 因此、我们确保了电路板和电缆都能正常工作。

我们面临着问题、而外部(控制器 RGB、PCK、带有串行器的 DE 信号接口)使用串行器板配置在解串器侧生成自定义显示数据。

直至生成 CDR 锁定的模式正确锁定。 如果外部 PCLK 由控制器提供给串行器、则 CDR 锁定链接断开。 如果外部 PCLK 信号停止或移除、则检测到 CDR 锁定。

请让我们尽快澄清以下问题：

  1. 在 ALP 应用中、在生成图形时–我们需要配置显示时序参数。 同样、我们如何在生成自定义显示信息(即要显示的控制器数据)的同时配置显示时序参数？ 我们也应该将图形发生器寄存器用于自定义显示信息还是任何其他方式？  
  1.  如果显示屏在解串器侧需要33Mhz PCLK、则串行器 PCLK 输入也应在33MHz 范围内。 这句话是否正确？ 如果我的理解有任何错误、请告知我们基于解串器输出的串行器 PCLK 输入计算的公式。  
  1. 如果有可用于此问题的示例脚本、请与我们分享。

请尽快采取必要的行动。

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    TI__Guru**** 2585275 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的 Boopathi：

    由于 PATGEN 从 SER 到 DES 工作以验证目标时序且没有系统级显示侧问题、因此该问题超出了器件范围、可能来自源。 请注意、您希望在显示屏中的 PCLK 在 SER 和 SOURCE 中应相同。

    Unknown 说：

    直至生成 CDR 锁定的模式正确锁定。 如果外部 PCLK 由控制器提供给串行器、则 CDR 锁定链接断开。 如果外部 PCLK 信号停止或移除、则检测到 CDR 锁定。

    [/报价]

    复位两个器件后、您是否连接了外部 PCLK？ 您是否遵循了特定的设置/上电顺序？ 如果925-926不与外部视频锁定、则外部 PCLK 可能有太多抖动或变化。 另一个需要检查的是、它们是否在电源轨稳定之前施加视频输入。 只有在925上的电源稳定后、才能施加视频输入。

    如果仍然无法正常工作、请分享选择了外部时序源的图形发生器选项卡的屏幕截图。

    此致！

    约什

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    TI__Guru**** 2585275 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Josh、您好！

    请找到 图形 发生器选项卡的随附图像。

  • 0
    TI__Guru**** 2585275 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Vijay、您好！

    时序源似乎设置为内部时序、而不是来自 HDMI 源的外部时序。 请检查以下步骤。

    1. 在图形发生器选项卡上、确保时序源介于 HDMI 源外部和内部的时序源之间。
    2. 在视频控制设置后单击应用按钮。
    3. 选中启用图形发生器。
    4. 选中所需的任何选项。
    5. 在"Information"选项卡中检查 SER 和 DES 是否与发送 PCLK 匹配。

    如果不使用外部、请注意、您需要检查源是否为 PCLK、抖动等。

    此致！

    约什

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    TI__Guru**** 2585275 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好！

    1. 我们只能通过内部时序源生成颜色图形。 如果选择了外部计时源并应用了外部时钟源 PCLK、则禁用 CDR 锁定。
    2. 是的、我们始终将 MODE 和 IDX 引脚设置为低电平状态。 因此、在串行器和解串器侧都选择15 -85MHz 频率范围。
    3. 我们还应该将 PG 寄存器用于自定义显示参数集吗？
    4. 根据以上 ALP 屏幕截图、一个校正- HSYNC 和 VSYNC 信号处于关闭状态。 我们仅通过 DE 模式驱动 TFT。
    5. 如何识别 PCLK 的额外抖动或变化？ 我们如何解决该 PCLK 抖动或变体问题？

    注：问题尚未解决。 错误地进入已解决状态。 请打开它。

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    TI__Guru**** 2585275 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的 Boopathi：

    Unknown 说：
    我们只能通过内部计时源生成颜色模式。 如果选择了外部计时源并应用了外部时钟源 PCLK、则禁用 CDR 锁定。[/报价]

    我的意思是、您需要  从 HDMI 源设置显示 PCLK。  正如我再次提到过的、我们需要 验证 目标时序、解串器不会出现系统级显示侧问题、然后通过首先执行 SER PG、最后端到端工作回到 SER 端。 请 确认您是否验证了以下步骤。

    1. 为了显示、PATGEN 是否正常工作？
    2. PATGEN 是否工作 SER - DES -显示？

    为了说明这一点、您是否可以分享显示时序参数？ 水平/垂直(总计、活动、同步宽度、后沿、前沿)、 和帧/秒

    Unknown 说：
    我们是否也要将 PG 寄存器用于自定义显示参数集？

    请参阅应用手册： 探索 FPDLink III IVI 器件的内部测试图形生成特性(SNLA132)

    此致！

    约什

    [/quote]
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    TI__Guru**** 2585275 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    你好、josh、

    1. 我们在两个步骤中都进行了验证、并选择了内部时序源。

    1.要显示的 PATGEN 工作正常-已完成。

    2. PATGEN 按 SER 顺序工作正常- DES-显示-已完成。  (请参阅附加的 ALP -内部时序源图像)

        2.外部时序源选择 PATGEN 不起作用(请参阅附加的 ALP -外部时序源图像)仅供参考、我们始终按下"启用发生器"按钮。 仅在此图像中、未启用。

        3.显示定时参数以获取信息,

    PCLK– 27MHz

    总水平宽度–928

    总垂直宽度–525

    水平活动区域–800

    垂直活动区域–480

    水平同步宽度–2

    垂直同步宽度–2

    水平后沿–22

    垂直后沿–5

    水平前沿–102

    垂直前沿–30

    HSYNC–关闭

    VSYNC–OFF

      如有可能、请为 上述时序参数安排脚本。

    谢谢

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    TI__Guru**** 2585275 points
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    尊敬的 Boopathi：

    很抱歉耽误你的时间。 您似乎将状态更新为要解决的问题、因此我漏掉了有关您的另一个问题的通知。 我将在今天回答这个问题。

    此致！

    约什

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    TI__Guru**** 2585275 points
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    尊敬的 Boopathi：

    根据共享的时间安排、我这边有检查点。

    • 如下所示、水平和垂直时序有裕度。 请确保水平/垂直消隐是正确的、并且水平/垂直总数必须是有效和消隐的总和。
    • 此外、 HSW、HBP、THW 都必须能够被4整除、您能否仔细检查时序、看看您是否可以根据该建议进行任何调整？  
    • 这里说 PCLK 为27MHz、但不确定它是否正确、因为帧速率大约为55.42 (27M/928/525 = 55.42)。所需的帧速率是多少？

    此致！

    约什

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    Josh、您好！

    我们在数据表中没有前沿和后沿值建议。 (此处附加了数据表时钟建议、以供参考。

    帧速率- 50到60适合我们。

    最初我们使用的是具有60fps 的33MHz。 然后仅移动到55fps @27MHz。 我们最初对此进行了尝试、但没有改善。 无论 PCLK 频率是多少(27或33MHz、如果任何外部 PCLK 源应用于串行器、则 CDR 链路将断开。

    仅供参考、具有直接显示功能的相同时序参数配置控制器可正常工作。

    您是否认为此计时参数和帧速率确实会影响 CDR 链路？ 如果有任何东西需要为该 FPD 链路删除、请建议值。 我们将尝试使用这些值。

    如有可能、请安排虚拟会议以清楚了解。

    谢谢。

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    TI__Guru**** 2585275 points
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    尊敬的 Boopathi：

    对于 CDR 问题、925上的 PCLK 自动、寄存器0x03[1]中有一个选项。 当不提供外部 PCLK 时、这将切换到内部 OSC。 缺省情况下、这个被启用、但是它不像一个外部 PCLK 信号那样稳定。 这可以通过将0xD0写入0x03来关闭。

    前面讲过、您的问题超出了我们的器件的范围、因为它能够从串行器生成图形。 同样、如果925-926不与外部视频锁定、则外部 PCLK 可能有太多抖动或变化。 此外、总计和消隐之间存在水平和垂直时序裕度、并且不知道 HSW、HBP 和 THW 每一个都可被4整除、这是我们的时序规范、因此我们无法保证正常工作。 请参阅此有关外部 PCLK 抖动的 E2E 主题：(链接)

    另一个需要检查的问题可能是它们是否在电源轨稳定之前施加视频输入。 只有在925上的电源稳定后、才能施加视频输入。 但是、我不希望您 此时检查该硬件点。

    下面是一个脚本,将启用 Patgen 与您连接的视频定时。 此脚本启用了内部视频时序和内部 PCLK。 925受到内部 PCLK 生成精度的限制。 专利 PCLK 当前为28.6 MHz。 另一个选项是使用具有内部时序和外部 PCLK (来自输入引脚)的 patgen。

    e2e.ti.com/.../925patgen.py

    此致！

    约什

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    TI__Guru**** 2585275 points
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    Josh、您好！

    感谢您的支持。

    CDR 锁定问题已得到解决。 现在串行器和解串器工作正常。

     1.我们需要通过串行器 I2C 命令将 I2S_CLK 引脚配置为 PWM 选项以实现背光调光选项。  

    2. 显示屏触摸屏需要通过相同的 I2C 通信启用。

    敬请告知我们 PWM 生成的 I2C 配置以及解串器侧的触摸使能。   

    谢谢。

    Boopathi.M

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    TI__Guru**** 2585275 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的 Boopathi：

    请注意、频率范围受到 I2S 的限制。 我们强烈建议对 PWM 信号使用 GPIO 引脚。 请参阅此有关您的问题的 E2E 主题：(链接)也请参阅这些应用手册以供参考。 (在 DS90UB925和 DS90UB926中将未使用的引脚用作 GPIO 、 使用 DS90Ux92x FPD-Link III 器件的 I2S 音频接口)

    此致！

    约什