[参考译文] DP83867CR：MDIO 端口配置

您好、望月行：

感谢您分享您的观察。  

请问您之前提到的偏置电压是什么？ 在 H-Z 阶段期间、偏置电压是否为？

在测量 MDIO 线路时、是否已连接到另一个 SoC？  

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此致、

林希尔曼

尊敬的 Lin：

噢！ 我没能附加一个文件。

下面是开路条件下的 MDIO 引脚监控波形、无其他外部连接。

我们可以看到三态电压输出、即使没有 PU 电阻器或 SOC 连接。

此致、

望月市  

尊敬的 Mochi：

感谢您分享波形。 我将与团队进行讨论并提供回复。

同时、我可以问您是否面临任何 MDIO/MDC 通信问题？

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此致、

林希尔曼

尊敬的 Lin：

否、我们不会遇到 MDIO/MDC 通信问题、而是只是继续验证每个引脚功能。
然后、存在来自预期 I/O 引脚配置的电压波形不符、开漏。

此致、

望月市

您好、Lin、

要获得完整的功能、还需要外部 PU 电阻器。

是否可以知道实际器件为什么具有三态输出电压、即使没有用于开漏端口的 PU 电阻器？

此致、

望月市   

您好、望月行：

以我们的理解为基础、由于 MDIO 线路上缺少上拉电阻、因此在 MDIO 信号中看到了3级电压。 MDIO 引脚内部有一些内部结构、会导致 Hi-Z 阶段期间出现弱上拉。  为了防止 MDIO 线路中出现这种弱上拉、我们始终建议在 MDIO 线路上连接上拉电阻器。

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此致、

林希尔曼