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https://e2e.ti.com/support/interface-group/interface/f/interface-forum/1330806/pca9306-behavior-during-partial-power-on
在 数据表 图9-1所示的实现中、如果3.3V 电源开启而1.8V 电源关闭、SCL1和 SDA1是否会处于高阻抗？
否。 此处不适用断电高阻抗、因为 VREF1将下降到0V、导致 EN 引脚上的电压移至3.3V、而不是1.8V + VTH。
因此、内部 FET 将被偏置、因为 EN 引脚设置的栅极电压将为3.3V、而由于上拉电阻器上拉至1.8V 电源、输入侧将为0V、现在为0V。
由于 VGS > VTH、1侧将连接到2侧。 如果 SCL1/SDA1上发生严重的 GND 泄漏、我预计在这种情况下两侧都会被拉至低电平。
此致、
泰勒
