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[参考译文] DS90LV804:多个芯片上 LVDS 对之间的最大偏差

Guru**** 2502205 points
Other Parts Discussed in Thread: DS90LV804

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/interface-group/interface/f/interface-forum/1383364/ds90lv804-max-skew-among-the-lvds-pairs-over-multiple-chips

器件型号:DS90LV804

工具与软件:

您好!  

我正在使用一个包含16个 LVDS 对的背板系统、这些 LVDS 对将通过四个 DS90LV804芯片进行缓冲。 我目前关注的是两对之间的最大偏斜。 由数据表提供、  

典型值 最大值
传播延迟 2ns 3.2ns
通道间偏斜 50ps 125ps
部件对部件延迟 - 1.1ns

如何解释此数据以找出我需要的内容?

我的理由如下:每个芯片都可以延迟高达3.2ns。 一个芯片内的通道偏斜125ps、这意味着同一芯片上四个通道的最大延迟为3.2ns + 125ps = 3.325ns。

同样、1.1ns 部件之间的最大偏斜将加上该偏斜、从而提供4.425ns 的最大数据偏斜。  

在不考虑电路板偏斜以及我的 CPU 设置和保持时间的情况下、这会将数据速率限制为1/4.425ns = 226Mbps、这远小于广播的800Mbps。  

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    最大传播延迟是最大值、即不能进一步增加。

    由于芯片内部的缓冲、有流水线效应、即、即使输出尚未完成切换、输入也可能发生变化。 确保正确传输800 Mbps 信号。

    当多个器件并联时、任何两个通道之间的最大偏斜为1.1ns。 在800Mbps 时、脉冲长度为1.25ns。 因此、对于多个器件、最大可用速率约为400Mbps。

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    谢谢你的回答克莱门斯,我明白你的观点。  

    我还想知道、由于延迟的规定通常为2ns、是否意味着它 可以 小于该值? 例如、一个芯片的 CCA 延迟可能为1ns、而另一个芯片的最大延迟可能为3.2ns、这意味着偏斜为2.2ns。 这种可能性如何?

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    尊敬的 Pero:

     表征数据来自 测试一  大群  器件、并使用统计值来确定建议运行条件下的最小值、标称值和最大值。 这意味着某些器件可能具有 较低的延迟。 但是、某些 器件(所选设备池的异常 值)可能会达到偏差的最大值。 在为您的设计创建"偏斜预算"时、您可以将此思维过程考虑在内。 最后、您必须 确定愿意容忍的"风险"程度、因为所有四个缓冲区极不可能都具有上述最坏情况下的最大偏斜。 如果设计后偏斜过大、FPGA 可能会添加延迟抽头。

    谢谢您、Amy

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    感谢你的评分

    不幸的是、我必须计划理论上应该发生的最大可能偏斜、我在考虑电路板偏斜以及 FPGA 偏斜。

    如果您能帮我估算16对的最大偏斜、即4个 DS90LV804缓冲器、我将非常感谢。  

    到目前为止、我的思考过程是:

    时滞 <1ps 长度匹配
    FPGA 偏斜 160ps 制造商规格中的规定
    DS90LV804延迟 2.3ns 3.2ns 的最大延迟- IC 间2ns 的典型延迟+ 1.1ns 的偏斜

    FPGA 接收器还有建立时间和保持时间、但它们在 ps 范围内、但我目前将忽略它们。

    DS90LV804偏差恰好是此处的瓶颈、并有效地将我的数据速率限制为1/(2.3 + 0.16)= 400Mbps。

    您认为我的估计值有多合理?

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    延迟和偏斜是不同的情况。 不能将它们组合在一起。

    如果四个缓冲器芯片使用相同的 VCC 和具有相同的温度、则最大偏斜为1.1ns。 如果它们的温度不同、则偏斜可能更大(并且没有指定值)。 但是否有任何理由假设温度会不同?

    据我所见、总延迟为1.1ns + 160ps = 1.26ns、这与793Mbps 信号的脉冲长度相对应、因此您的可用速度会稍低一些。

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    感谢您的回答、Clemens! 感谢您投入宝贵的时间和精力来深入探讨这个主题。

    我很乐意将1.1ns 的估算值作为芯片间的最大偏差、但我想先得到一个说明:

    延迟和偏斜是不同的情况。 不能将它们组合在一起。

    为什么我不能把它们结合起来? 延迟以统计方式分布在多个值之间、平均值为2ns、最大值为3.2ns。  在我看来、是这个分布导致了芯片间的偏差。 您想进一步解释一下吗?

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    偏斜是最大延迟与最小延迟之间的差值。

    但不能通过从最大延迟减去典型延迟、然后再加芯片间延迟来计算偏差。 延迟最大值中已经包含了偏斜(尽管您不知道最小值)、这些值具有不同的测试条件。

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    尊敬的 Pero:

    让我来看看这个问题、下周我会给您回复。

    谢谢您、Amy

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    偏斜估算是芯片之间的延迟差异的原因吗? 这就是为什么您之前说过(在电源和温度相同的情况下)、在板载多个芯片上、没有一个通道的偏斜都不会超过1.1ns?

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    是的、器件间偏移考虑了任何芯片任何通道之间的差异。

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    尊敬的 Pero:

    我是 OOO 本周,我将不迟于7/19/24与您联系。

    谢谢您、Amy

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    不用担心。 在你缺席的时候祝你一切顺利

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    尊敬的 Pero:

    非常感谢。 在此之前、以下是有关器件间延迟的有用资源(第2页)  

    定义偏斜、传播延迟、相位偏移(相位误差)

    我很快就会回到你的身边。 -Amy

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    尊敬的 Pero:

    这些参数可以被看作是彼此的导数,我相信这就是你们一直在理解的。 因此、最坏情况下的偏斜(从 TI 器件的角度来看、不包括其他系统偏斜源)将为1.1ns +/- 125ps。

    此致、Amy

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    您好、Amy、感谢您的详细回答。 我给了它一个@,我必须说它与 R ö m Clemens 之前提到的东西相矛盾。

    根据您的分析、您将为每个芯片增加3.2ns 的延迟、最后以最大12.8ns 的传播延迟结束、这与我不太相符。 无论我们在板上放置多少芯片、最大延迟均为3.2ns。  12.8+0.5+6.6 = 20ns 的固有偏移使得此缓冲器实际上可以在以高于50 MHz 的频率运行的任何背板应用中使用、确实有人很难相信这一点。

    现在、偏斜是另一个主题 - Clemens 说、无论芯片有多少个、它们中的最大偏斜均为1.1ns。 这是从最大传播延迟推导得出的结果。 他特别指出、不能简单地将偏斜添加到预算估计的传播延迟中。 因此、我决定采纳他的意见、并计划在电路板上使用1.1ns 作为整个4个芯片的最大偏差。

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    尊敬的 Pero:

    感谢您的观看。 我将再次与系统级 LVDS 专家核实、以确认。

    我刚从办公室回来、请给我几天时间给您回复。

    谢谢您、Amy

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    当然、不用担心! 感谢您的努力

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    欢迎您、感谢您的耐心等待。

    -Amy

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    尊敬的 Pero:

    我与系统工程师合作解决了这一问题、以便阐明这些参数的相关性。 我编辑了上面的帖子,以便将来不会混淆其他人阅读这篇帖子。

    这些参数可以被看作是彼此的导数,我相信这就是你们一直在理解的。 因此、最坏情况下的偏斜(从 TI 器件的角度来看、不包括其他系统偏斜源)将为1.1ns +/- 125ps。

    此致、Amy

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    你好、Amy、感谢您和我一起探讨此主题! 好的、这是我可以弄清楚的东西。  

    我看到、您已经为基础的1.1ns 芯片间偏斜添加了125ps 的通道间偏斜。 怎么会这样呢? 在这种情况下,一个又是另一个的导数吗?

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    尊敬的 Pero:

    很抱歉、您对此造成的混淆再次回答正确。 我和一位更有经验的专家一起回来了。 我误解了解释-让我再次尝试澄清一下:  

    1.1ns 是正确的、即最大器件间偏移。 可以将传播延迟视为4通道输入到输出延迟的最大值。 通道间偏斜是器件中任何给定通道的输入到输出延迟之间的最大差值。 器件间偏斜是任意两个器件之间的传播延迟差异。  

    使用这些定义(可以在本应用手册 定义偏斜、传播延迟、相位偏移(相位误差)的图中看到)、这不会违反1.1ns 的最大器件间偏移(因为从该数字中减去通道间差异、而不是加到中)。 如果在最大值基础上增加+125ps、则会违反"最大"值。 此处的关键是将传播延迟视为4个通道的最大值(以便不会向其添加+125ps、即3.2ns + 125ps)。  

    感谢您继续与我讨论此主题! 如果您需要进一步的澄清、请告诉我。

    此致、Amy

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    感谢您的付出。 此致!

    永久

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    尊敬的 Pero:  

    也感谢您在这方面所做的努力、如有任何其他问题、请联系我们。

    此致、Amy