工具与软件：
您好！
我们 在设计中使用了上述多路信号分离器、因此根据选择线、我们可以将端口 A 用作 USB3.1、将端口 B 用作 PCIe 信号。 我们将从 SOC 到该多路信号分离器的 SERDES 2通道(TX0、1和 RX0、1)连接为输入信号。 此处 SERDES 接口信号在 SOC 中进行引脚多路复用、因此我们可以将这些引脚配置为 USB 或 PCIe。 提供了 SNAP 作为单通道的参考。
我在这里的问题是、我们如何在 PCB 中对这2个通道(从 SOC 到多路信号分离器)进行布线、因为这两个接口具有不同的布线阻抗、如 PCIe (85 Ω)和 USB3.1 (90 Ω)？ 请建议如何在 PCB 上路由这些信号？
Brian、您好！
感谢您的答复。 我已经研究了 SOC (Mid Plus Eco)中的 USB 3.1布局指南、其中提到、85.5 Ω 是最小布线阻抗、最大值94.5 Ω(与下面的快照中所示)。 这是否会影响您的建议？
从 USB3规格来看、阻抗介于72-120欧姆之间、因此85欧姆不是太低。
好的
Brian
Brian、您好！
对于 SOC 设计指南中 所述的 USB 3.1规格、提到的阻抗最小值为85.5欧姆、最大值为94.5欧姆。 但是、根据您建议使用85欧姆(这是通用规格)、从 SOC 的角度来看不满足 USB 阻抗要求。 您能否再次查看并在此处提供您的反馈？
尊敬的 Mahesh：
我们对于 SS 布线的建议是建议使用90Ohm 差分电阻、变化幅度为+- 15%。 85欧姆应处于该变化范围内、因此我们认为将线迹保持在85欧姆差分电阻应该没有问题。
如果您有任何其他问题、敬请告知。
谢谢！
Ryan
您好、Ryan、
对于 USB 3X、多路信号分离器设计指南中提到它为90欧姆+/-15%。 但我的问题是来自 SOC 源极侧、您可以看到它是90欧姆+/-5%、对于此电阻、最小阻抗应为85.5欧姆、这小于您的建议值。 您可以看到来自 SoC>Demux>Connector 的信号流。 因此我们应考虑支持 SOC 和多路信号分离器的阻抗规格。 因此、请检查采用 SOC 侧阻抗规格并提供您的建议。 
