工具与软件：
尊敬的 TI 团队：
作为对初始线程的后续操作、我们目前在链路训练阶段看到了未充分理解的行为、以及由此产生的 PCIe 链路状态。
设置说明：
Intel Xeon CPU (Rootcomplex)--> Slot --> Custom PCIe PCB、含2x DS125BR401、适用于 x8代。 2链路和 iPass 连接器--> 50厘米 iPass 电缆--> Stratix 10 FPGA 的定制 PCB
相应地放置 TX-Cap。
行为描述：
将发送到解串器。 2它将保持这些参数。 复杂的部分是链路训练。
我们假定由于长电缆链路和导致的眼图太近而出现信号完整性问题、因此将包含2个 DS125BR401的定制 PCIe PCB 添加到了设置中。 根据数据表、DS125BR401的 INEQ 和 OUTEQ 的初始调优是在相对较高的水平下完成的。 首次成功完成链路训练时、所有 INEQ 和 OUTEQ 在两个方向上均位于1级。 未在"MODE"引脚上放置上述的20K 电阻、引脚悬空。 这种设置是一些用于进一步测试的基线 SORF。 此设置在不同设置中的一些统计分析中表现良好、但未能实现100%生成。 2 (有时回退到第 1 (在链路训练之后、始终为 x8)。
下一步是改变 INEQ 和 OUTEQ 的水平以改善眼图。 结果显示了一个相当开放的眼图：
向 CPU 的上游方向
向 FPGA 下游
INEQ 电平对于上行和下行方向均为1。 上行的 OUTEQ 电平为4、下行的 OUTEQ 电平为8。
现在需要注意的是：链路训练失败的频率更高、导致第1代链路在转接驱动器处设置了"更好"的眼图水平、这与1级调优(故障率为1：8)的情况一样。 有了"好"的调整,我们几乎不会训练一个世代。 2链路。
如另一主题中所述、我们在 MODE 引脚处放置了一个连接到 GND 的20K 电阻器、将其切换为"Gen 3 -无去加重功能"。 这使得第2代链路训练甚至成为可能、我们目前正在生成统计数据、但到目前为止、第1代链路训练很少发生、第2代训练的比率也很高。
现在我们需要了解发生了什么：
- 为什么"更好"的眼睛导致链路训练更频繁失败？
- MODE 引脚的具体作用是什么？它为什么显著改善链路训练？
- 为什么即使是所需的数据速率、模式"Gen 1、Gen 2"也没有改善？
谢谢
Marvin
