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器件型号：DP83867IS 工具与软件：
我将使用 连接到单个 FPGA 的17个 DP83867IS PHY。 我将使用 SGMII 和两条 MDI 总线。 我将使用 GbE。
我目前正在查看 CLK 分布。 数据表说明了以下内容：
使用 I/O 配置寄存器(地址0x0170)、DP83867可配置为在内部输出这些值
向控制器发送 PWM 时钟信号。 默认情况下、输出时钟与 XI 振荡器/晶体输入同步。
默认输出时钟适合用作另一个 DP83867器件的参考时钟。
XI 处的输入 CLK 与 CLK_OUT 之间的相位延迟是多少？ 在相位差过大之前、可以通过这种菊花链方式连接多少个 PHY CLK？ 是否可以将一个25MHz 晶体连接到 PHY 1、然后为 PHY 2使用其输出、为 PHY 3使用其输出、等等、直到 PHY 17 (之后、PHY 17的输出将用作 FPGA 基准时钟)？
另一种设计是使用具有 LVCMOS 时钟缓冲器/分频器的振荡器 IC、以使所有时钟保持同步。
