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https://e2e.ti.com/support/interface-group/interface/f/interface-forum/1428194/ds90uh948-q1-rc-filter-on-lvds-clk-signals
工具与软件：
出于严格的 EMC 问题、在 CLK1+/1-和 CLK2+/2-上的小型 RC 滤波器下方添加了、以降低 EDG 的压摆率。 风险如何？
尊敬的 Alix：
存在使该 CLK 脉冲与具有任何额外偏差的数据信号不同步的问题、建议将 OLDI 对间偏斜布线为小于60ps。 请确保路由符合此建议。
希望这对您有所帮助！
此致！
Miguel
嗨、Miguel：
目前、我们遵循以下指南：
线对间(P/N)：1.27mm
线对间(CLK 到数据)：7.62mm
根据以下先决条件、我们进行了快速计算：
1)频率：90MHz
2) 1 UI：1.5873ns
在最坏的情况下、如果对间(CLK 到数据)长度差异为7.62mm、则偏斜应为50ps。
由于90 MHz 是输出的计划近似频率、且 OLDI 对(CLK 和数据)的对间延迟低于60ps、因此从布局角度来看、这应该在 OLDI 输出的建议范围内。
确保尽可能减小差分对内延迟差(P/N)。 如果计划使用更高的频率、请再次运行该测试、根据建议检查差分对间延迟差结果。
好的、谢谢！
