[参考译文] DP83825I：关于 RST_N 引脚上拉电压的澄清说明

您好！  

感谢您提交问题、我很乐意提供帮助。  

RST_N 引脚的内部上拉电阻连接到 PHY 的 VDDIO 电压电平。  

为了缩小观察到此行为的范围、我想澄清几件事并确保我正确理解此问题

1. 您能否验证 PHY 的 VDDIO 和 AVDD 引脚上的电压电平？
2. 从何处读取所提供的电压？ 理想情况下、我们需要在 PHY 引脚或尽可能接近该引脚的位置读取这些电压、以获得最准确的读数。
3. 我看到该电压由 SoC 在1.8V 驱动、但将其连接到 PHY 的复位引脚、使其升至2.5V。 这种理解是否正确？
4. 您能否测量 PHY 复位引脚与驱动1.8V 的 SoC 断开连接时的电压？

此致！

Vivaan

尊敬的 Vivaan：

感谢您的答复。 我已在下面阐述了您的要点、以澄清情况：

1. VDDIO 和 AVDD 测量 ：
   PHY 的 VDDIO 和 AVDD 引脚上的电压电平是正确的、VDDIO 为1.8V、AVDD 为3.3V。 我通过直接测量证实了这一点。
2. 来测量点 ：
   为确保精度、我的测量值应尽可能靠近 PHY 引脚。
3. RST_N 处的电压行为 ：
   是的、您的理解是正确的。 此行为似乎与我在另一个论坛主题中找到的信息一致、这表明 RST_N 可能会由 PHY 在内部拉至 AVDD (3.3V)。  RST_N 端子内部上拉连接到哪个电压节点？
4. RST_N 断开连接时的电压 ：
   我还在 RST_IN 引脚断开连接的情况下测量了电压(VDDIO、AVDD、GRST (全局性复位)和 PRST (phy 复位))。 我所附的图中包括这些测量值。

根据测量值和观察到的行为、RST_N 似乎具有与 AVDD 之间的内部上拉电阻。  您能否确认这一点？ 如果需要进一步说明、 我很乐意提供更多详细信息。

此致  
Hamza