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器件型号：SN65DP159 工具与软件：
大家好、团队成员：
1.如果我有足够的时间将 OE 取消置位、直到所有 VCC 和 VDD 都稳定为止、那么在我的设计中、VCC 和 VDD 之间仍然会有1.4ms 的延迟、所以是否仍然需要考虑'TD1'的要求？
2. OE 保持无效的最长可接受时间是多少？ (我使用 RC 滤波器进行延迟)
3.另外,两者之间1.4ms 的延迟是可以接受的吗?
4、VCC 在 VDD 之前的稳定性,或者反之,是否可以忽略?
下面附上了图像：
谢谢！
M Karthik
