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[参考译文] DP83869HM：时序控制时的电源时序问题&&#39；t BE 得到遵循

admin
Guru**** 2390755 points
Other Parts Discussed in Thread: DP83869HM

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/interface-group/interface/f/interface-forum/1445632/dp83869hm-power-sequencing-question-when-sequencing-can-t-be-followed

器件型号：DP83869HM
主题中讨论的其他器件： DP83869

工具与软件：

您好！  

对于新设计、我们考虑使用 DP83869HM。 我们的电路板将使用与 DP83869HM 使用相同电源轨但需要不同时序的其他元件。

我想知道我们是否可以将  DP83869HM RESET_N 拉至低电平并使其保持 不变、直到所有电源轨稳定且所有其他组件均已成功通电、然后释放 RESET_N

这可以正常工作吗？ 以这种方式工作时、我们需要注意什么？

谢谢

  • 0
    TI__Guru**** 2390755 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Sharhar、

    我想问一下、您现在使用的 DP83869的上电顺序是什么？

    ——

    此致、

    Hillman LIN

  • 0
    TI__Guru**** 2390755 points
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    尊敬的 Hillman Lin：

    顺序为- 3V3 -> 2V5 -> 1V8 -> 1V1、但这些电源轨之间的时间延迟尚未定义、将符合其他 IC 要求。 我们的 PCB 上的 FPGA 将是设计的核心、时序将根据其需求而定。

    此致、

    Shahar

  • 0
    TI__Guru**** 2390755 points
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    您好、Sharhar、

    PHY 内部的 RESET 引脚不会在内部复位所有块(主要复位 PHY 的数字块)。 为了防止 PHY 进入未知阶段、我们仍然建议遵循数据表上电要求。

    ——

    此致、

    Hillman Lin

  • 0
    TI__Guru**** 2390755 points
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    尊敬的 Hillman Lin：

    从 IC 的角度来看、没有其他方法可以解决这个问题。  

    此致、  

    Shahar

  • 0
    TI__Guru**** 2390755 points
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    Shahar、您好！

    我们宁愿在其中一个电源轨上添加延迟。

    ——

    此致、

    Hillman Lin