[参考译文] DS110DF111：重定时器未检测到信号且 CDR 未锁定

尊敬的 Jack：

我查看了.cfg 文件、它们看起来与默认配置相匹配。 寄存器0x1F 中的极性未反转。

重定时器未在两个通道的接收器上检测到任何信号。 这可以在寄存器0x54位7中进行检查。

您是否已确认正在向重定时器传输有效信号？ 此信号的振幅是多少？

此设计中您有多个电路板吗？ 所有主板是否都遇到此问题、或者只有一个部件出现此问题？

此致！

卢卡斯

感谢您发送编修。  

以下是对您的问题的一些评论：

本可更加清楚地说明 上述输出数据极性声明、对于由此产生的混淆、我深表歉意。 我想说的是、在重定时器上电时我必须进行的唯一更改(寄存器写入)是使 OUTA 和 OUTB 信号反相、因为电路板设计会对这些信号进行交换以方便布线。 我看到 CHA 和 CHB 的寄存器0x1F 的值为55、我认为这是不正确的、用于反转极性、应为 0x1F = 0xD5。  所有其他寄存器均保留默认值。

是的、传输的信号有效、信号电平符合 IEEE 802.3。 该处理器提供两个10GBASE-KR 接口。 因此、此 定制板具有两个 DS110DF111重定时器、另一个重定时器正常运行(检测到信号、CDR 锁定、可通过 SFP+至光学开关以10G 速率进行通信)。

是的、此设计有多个电路板、且所有电路板都经过测试。 在通过测试的板上、两个重定时器(每个板上)均按预期运行。 正是在这个特定的电路板上、重定时器在开始时以及现在对10G 接口进行老化重新测试时均可正常工作、其中一个重定时器似乎无法正常工作、甚至存在缺陷。  

是否有任何寄存器需要我尝试进行故障排除？ 此外、不良的 REFCLK 是否会干扰重定时器、从而即使输入信号有效、也不会检测到输入信号？

尊敬的 Jack：

谢谢您的澄清。 我还要说明一点、诸如自动协商和链路训练之类的10G-KR 协议是否已启用？

如果只有一条链路未正确建立、这确实表明重定时器或另一个组件可能无法正常工作。

只是为了确认、在重定时器运行时是否捕获了您与我共享的寄存器配置？ 由于两个通道上的寄存器0x54[7]=0、因此这意味着重定时器没有检测到信号、并解释了重定时器无法实现 CDR 锁定或取消输出静音的原因。  所有寄存器值都匹配默认配置、因此无法从寄存器中提取任何进一步的详细信息。

REFCLK 不佳可能会影响重定时器行为。 您能否检查以下各项、以确保重定时器的输入没有任何问题？

• 确认 REFCLK_IN 输入信号符合数据表规格
• 确认电源稳定
• 确认 TX_DIS 引脚被拉至低电平
• 确认所有外部元件均按预期填充

另一个很好的测试是 ABA 交换。 如果将故障芯片换用已知正常工作的电路板上的另一个 DS110DF111芯片、则可以检查问题是出在芯片还是出在主板上。 但是、我建议先检查以上列表、因为 ABA 交换涉及的更多。

此外、您能否分享原理图？ 我可以审查和检查是否有任何与设计有关的问题。

此致！

卢卡斯