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器件型号：DP83TC814S-Q1 工具与软件：
您好、TI 团队：
Q1： 您能否提供 Thold (align)/Tsetup (align)？的最大规格
Q2：您能否在波形下面提供时序规格？
此致！
王静坤
工具与软件：
您好、TI 团队：
Q1： 您能否提供 Thold (align)/Tsetup (align)？的最大规格
Q2：您能否在波形下面提供时序规格？
此致！
王静坤
您好、Vivaan、
现在 MAC 设置为 "Internal Delay Disabled"(禁用内部延迟)。
TXCLK 为25MHz、 Tcys=40ns
以下是暂停波形：
下面是 Tsetup 波形：
"你以为你赢了吗?
问题3： 这些引脚(TX_CLK、TX_CTRL、TX_D[3：0]、RX_D[3：0]、RX_CLK、RX_CTRL)可接受的最大电压是多少？
VDDMAC+0.3V？
此时、VDDMAC 的电压为3.3V。
TX_CLK 具有较大的过冲和下冲。 因此、我们调整 SOC 的寄存器、以更改驱动强度以满足 Vmax<3.6V 和 Vmin>-0.3V 的要求。
但目前发生的问题是封装丢失。
如果我们增加 TX_CLK 的驱动强度、问题就会 消失。 但会发生过冲和下冲。
问题4： 根据 RGMII 输入时序、我们无法找到丢失封装的原因。
以下测试结果均满足 RGMII 输入时序要求。
Tcys=40ns
Thold=24.662ns
Tsetup= 14.851ns
您能告诉我们如何确认问题吗？
问题5： 您能给我们一些建议吗？
此致！
王京坤
您好、Vivaan、
下面的波形为 TX_CLK 和 VDDMAC。 VDDMAC 为3.3V。
下面的波形会更干净一些。
我们想知道为什么要满足时序并具有裕量、但存在数据包丢失。
此致！
王京坤
您好、Vivaan、
您能否共享这两种情况下 TX 上时钟和数据信号的波形比较(无论是否调整电压过冲以满足3.6V 要求)。
-->请参考以下文档:"RGMII_LVS-20240906.xlsx" Input_Timing_Waveform
e2e.ti.com/.../RGMII_5F00_Input_5F00_Timing_5F00_Waveform_2D00_20240906.xlsx
将 TX_CLK 引脚设置从 x6驱动强度更改为较低、封装损耗率将随之提高：
6x 驱动器长度： 发送1034个数据包、接收1034个数据包、丢失0%
4x 驱动器长度： 发送1035个数据包、接收1035个数据包、丢失0%数据包
2倍驱动器长度： 传输1034个数据包、接收993个数据包、3%数据包丢失
1个驱动器长度： 传输965个数据包、接收0个数据包、100% 数据包丢失
您如何在降低驱动强度时诊断数据包丢失？
下面是测试设置。 测试期间主器件向从器件 ping。
SoC 可以监测发送和接收了多少个数据包。
此致！
王京坤
尊敬的 Wang：
我建议通过写入寄存器0x0000 = 0x6100来在主器件侧设置 MII 环回。 这样我们就能了解到数据包丢失是发生在 MII 接口还是更下游。 如果 MII 环回显示没有数据包丢失、您也可以尝试反向环 回以进一步隔离数据包丢失。 有关环回的更多信息、请参阅数据表的第8.3.1.5节。
我还想根据下表、确保将 MAC 配置为在 PHY 处于对齐模式时启用内部延迟、反之亦然。 这是满足 RGMII 时序限制的重要一步。
您好、Vivaan、
以下是 MII 环回测试结果：
寄存器(0x063C、0x063D、0x063E)是否会对以下注释的数据进行计数？
此致！
王京坤
您好、Vivaan、
我可以在此处重新创建测试设置、根据我能够测量的结果、这些寄存器似乎附属于 MDI 端、而不是 MAC。 是否可以通过将寄存器0x0000设置为0x6100来设置 MII 环回？ 启用该环回后、MDI 侧不应看到任何数据包、因此寄存器只读为0x0000。 在测试环回时、MDI 侧是否连接到任何东西？ [报价]1) 1)以下是我的测试步骤：
1.配置主机和从机 IP；
2.配置环回： phytool.sh 写入0x0000 0x6100
phytool.sh 写入0x0619 0x10043.读取寄存器： 0x063C、0x063D、0x063E、 确保值为0x0000
4. ping 开始;
2) 2)在测试环回时、MDI 侧是否连接到任何东西？
-->是的。 以下是测试设置：
3)。
[报价 userid="564615" url="~/support/interface-group/interface/f/interface-forum/1408793/dp83tc814s-q1-rgmii-input-timing-issue/5435004 #5435004"]我还希望确保将 MAC 配置为在 PHY 处于对齐模式时启用内部延迟还请分享 MAC 和 PHY 使用的配置。 (移位或对齐)
[报价]-->我们正在确认。 我稍后会向您分享确认结果。
4) 4)与上述环回测试设置一样： 寄存器(0x063C、0x063D、0x063E)是否会对以下注释的数据进行计数？
此致！
王京坤
您好、Vivaan、
从数据表可以看到、该寄存器 在 MAC 接口 RX 引脚处读取数据。
如果我们不连接从站、它就无法进行 xMII 环回测试。
最棒的地方！
王京坤
您好、Vivaan、
数字环回测试的结果如下：
但 这些寄存器会记录哪个节点的数据？
此致！
Wang
您好、Vivaan、
[报价 userid="564615" url="~/support/interface-group/interface/f/interface-forum/1408793/dp83tc814s-q1-rgmii-input-timing-issue/5458200 #5458200"]像之前提供的波形一样、探测 RX 引脚连接到 MAC 接口也有助于验证 RX 引脚上的活动是否符合预期。 [报价]
-->王：请参考文件:RGMII_RGMII_RGMII_ Output_Timing_Waveform-20241012.xlsx
e2e.ti.com/.../RGMII_5F00_Output_5F00_Timing_5F00_Waveform_2D00_20241012.xlsx
编辑驱动器强度时、除来自 MAC 的 TX_CLK 之外、是否有任何其他参数被更改或受到影响？ 修改此位应该只影响从 MAC 进行的传输、PHY 能够检测发送的所有数据包、因此该操作似乎没有问题。 在返回路径中的某个位置数据包没有通过、这也是我认为探测 RX 数据/时钟引脚是个好主意的原因。
-->王: 我只改变了 TX_CLK 的驱动强度。 其他参数未更改。
尽管数字环回测试现在表明 RX 路径中发生了数据包丢失。
但现在我们发现有两种对策可以解决这个问题：
对策_1 : 增加驱动强度, 但发生过冲问题,超过 PHY 的最大要求。
对策2 ：PHY 启用内部延迟并更改 MAC 的 TX_CLK 输出 (反转更改为正常)(不增加 TX_CLK 驱动强度)
下面是两个输出设置中 MAC 的 TX_CLK 输出波形：(下面是 ping 开始时的第一个数据)
反相输出： 在 CLK 下降沿后、MAC 输出 D[0-3]/CTRL
正常输出： 在 CLK 上升 沿之后 MAC 输出 D[0-3]/CTRL
为什么环回测试显示问题发生在 RX 路径中、但 TX 路径对策可以解决该问题、我们对此感到非常困惑。
此致！
Wang
您好、Vivaan、
RGMII 计时是确保不会发生数据包丢失所必须满足的一个重要指标。 我认为、数据的发送与之前的 TX_CLK 同时进行、因此未正确采样。 通过引入内部延迟、PHY 可确保数据和时钟的上升沿不会同时发生、从而为建立和保持时间留出一些空间。 有关更 详细的说明、请参见此处。
PHY 还支持禁用内部延迟。 您能否从下面的波形解释导致问题的潜在原因。
在数字环回测试中、我们看到数据包正在被 PHY 接收、但并未被 MAC 接收。 因此、除了您提供的 RX 波形之外、数据还通过 PHY 接收和传输、因此数据包必须在 PHY 离开 RX 路径后"丢失"。[/QUOT]我们可以看到 PHY 100%接收了数据包。 我想测试结果表明 TX 路径没有问题。
我们真的无法理解此回送测试结果与对策之间的关系。
此致！
Wang
您好、Vivaan、
[报价 userid="564615" url="~/support/interface-group/interface/f/interface-forum/1408793/dp83tc814s-q1-rgmii-input-timing-issue/5465719 #5465719"]
TX 通道将数据从 MAC 输送到 PHY。 正如 本链接中所述、也是我在上一个回复中提到的、MAC 和 PHY Rx 和 TX 通道的配置必须是互补的、也就是说、如果 MAC 处于移位模式、PHY 必须处于对齐模式、反之亦然。 由于数字环回测试确认数据路径的 TX 部分按预期运行、因为我们能够看到 PHY 100%接收到数据包。 这意味着 MAC 和 PHY 的 TX 路径的设置是互补的。
现在看看 RX 路径、这是导致数据包丢失的问题所在。 这是因为 MAC 和 PHY 不处于互补模式。 MAC 和 PHY 必须处于"对齐"模式、这就是并非所有数据都被正确采样的原因。 在此配置中、MAC 预计数据线与时钟相比具有较小的延迟。 通过将 PHY 更改为移位(延迟)模式、我们纠正了 PHY 和 MAC RX 通道的这种配置、这种配置具有内置延迟来格式化数据、这类似于 MAC 预期的。
[报价]作为回答、 我们应该在 RX 路径中有一个对策。 但现在我们针对 TX 路径采取一种对策来解决该问题。
我们无法理解此回送测试结果与对策之间的关系。
环回测试指示 RX 路径上的问题
. TX 路径的对策。
你能理解吗？
[报价 userid="564615" url="~/support/interface-group/interface/f/interface-forum/1408793/dp83tc814s-q1-rgmii-input-timing-issue/5465719 #5465719"]
是的、PHY 支持这两种配置、允许与不同的 MAC 接口配合使用。 同样、下面的链接应更详细地说明此行为。
[报价]我知道 PHY 和 MAC 配置。
目前、PHY 配置为对齐模式。 MAC 似乎处于移位模式(TX_CLK 反相、CLK 下降沿后 TX_EN/数据输出)。
对策： PHY 配置为 移位模式。 MAC 似乎处于 对齐模式(TX_CLK 正常、CLK 上升沿之后输出 TX_EN/数据)。
两者似乎都符合要求。 为什么它有这个问题？
此致！
Wang
您好、Vivaan、
您是否尝试过在反相模式下测试 MAC 以及在移位模式下测试 PHY？ 这应该有助于我们更好地了解 MAC 上正常模式与反向模式的功能。
在这种情况下 、它无法执行 Ping 操作。
[报价 userid="564615" url="~/support/interface-group/interface/f/interface-forum/1408793/dp83tc814s-q1-rgmii-input-timing-issue/5468815 #5468815"]我认为 MAC 配置为处于"align"模式、但我们可以进行检查以确保。 使用的是哪种 MAC？ 您是否有任何有关 MAC 接口的文档可以指明我们的正确方向？MAC 位于 SoC 中。 我不能直接共享文档、而我需要查阅 以太网控制器的电气特性：
此致！
王京坤
您好、Vivaan、
[报价 userid="564615" url="~/support/interface-group/interface/f/interface-forum/1408793/dp83tc814s-q1-rgmii-input-timing-issue/5470495 #5470495"]对于以100Mbps 速度使用的 RGMII、数据仅在上升沿采样、而不是在上升沿和下降沿采样1000Mbps 速度。 这就是为什么链路不能在反相模式下工作的原因、因为器件 DP83TC814适用于100Mbps 速度。 在正常模式下使用它、数据采样应该正确。 [报价]-->我认为、在这种模式下(MAC:反相模式; PHY:移位模式)、 TX_CTRL 信号无法正确采样。
MAC 在 TX_CLK 上升沿之前输出 TX_CTRL；
PHY 在 TX_CLK 上升沿之后需要 TX_CTRL。
因此链路将无法正常工作。
但在低于模式下、 我找不到任何计时问题。 您能找出这个问题吗？
-->我更新了时间：
在数据表中、 移位和对齐中 TX 时序的主要区别是 TX_CTRL：
对齐模式： TX_CLK 上升沿之前的 TX_CTRL
在 TX_CLK 上升沿之后移位模式：TX_CTRL
TX_D9[3：0]是相同的。 (在 TX_CLK 上升沿之后)
对吗？
使 PHY 使用移位模式也会改变 RX 路径的行为、而不仅仅是改变 TX.
-->您能解释一下如何改变 RX 路径的行为吗？
如何理解以下 RGMII 发送编码？
在整个传输过程中、 TX_CTRL 保持高电平。 则意味着传输错误传播是什么？？
此致！
Wang
您好、Vivaan
即使在更新的时序中、MAC 侧也没有 RX 延迟配置。 这意味着 MAC 期望 PHY 端出现延迟、这正是解决原始问题的方法。[/QUOT]--> MAC 以太网具有用于设置 TX 路径和 RX 路径延迟的寄存器。
将 PHY 更改为移位模式已经在更改 RX 和 TX 路径。 不需要额外步骤、只需采取启用移位模式的电流对策。 [报价]我们需要知道当 TX 路径从对齐模式更改为移位模式时 RX 路径的详细变化。
[/quote]如果下降沿偏高、则表明存在传输错误。关于 TX_CTRL 编码, 数据表定义与 RGMII 版本2.0不同。
我认为以下几点是正确的
TX_CTRL 在时钟的上升沿为高电平、在下降沿为低电平、这会指示发送错误传播。
TX_CTRL 在时钟的上升沿为高电平、 在下降沿为高电平、这将指示正常数据传输。
TI 数据表中的定义：
TX_CTRL 在时钟的上升 沿为高电平、在下降沿为高电平、这会指示发送错误传播。 2.
它的定义似乎相反。 你可以检查一下吗？
[报价 userid="564615" url="~/support/interface-group/interface/f/interface-forum/1408793/dp83tc814s-q1-rgmii-input-timing-issue/5476208 #5476208"]但是、在共享波形中、它被标记为 TX_DV 而非 TX_CTRL。 是否正在探测正确的引脚？ 此波形出现时器件处于何种配置？[/QUOT]
--> 波形上的标签写错了。 即 TX_CTRL。 探测 PIN_29。 在 ping 模式下测试波形。
我们可以找到移位模式下 TX 路径的时序要求。 我们可以参考 RGMII V2.0的规格吗？
此致！
Wang
[/quote][/quote]
尊敬的 Vivaan：
我们已从 SOC 获得确认结果。 它具有用于记录接收数据包的寄存器。
我们尝试使用 ping、寄存器记录可以在收到数据包后增加。
但使用上述方法(0x624=0x5552；0x619=0x1005)、 寄存器无法记录任何内容。
以下波形在进行寄存器设置后生成。 (0x624=0x5552；0x619=0x1005)
你可以检查一下吗？
此致！
王京坤
