[参考译文] TPD2S703-Q1：TPD2S703-Q1问题

尊敬的 Tony：

您是在所提供的图像中隐藏任何内层、还是说您的 PCB 仅为2层？

如果仅为2层、则这是导致问题的原因。 使用直流电时、返回电流采用电阻最低的路径返回。 在较高的频率(从20kHz 左右开始)下、返回电流沿最低阻抗路径流动、这个最低阻抗路径通常是与信号相邻的参考平面(实心 GND 平面)。  高速 USB 2.0为480Mbps、相当于约240MHz。

因此、最好在下面一层布置一个实心接地层(或电源平面)。 该返回路径有助于减小阻抗变化。

BR、

成

您好、Tony、

感谢您提供光绘文件。 我查看了这些建议、以下是我的反馈：

为 VPWR 建议的电容值为10uF。 原理图显示 C109为2.2uF。  

下图为 TPD2S703Q1EVM 上的 U2 (TPD2S703QDGSRQ1)。 我以绿色突出显示了 VPWR 和 VREF 电容器。 以粉色突出显示的还有这些电容器旁边的接地过孔、以及通过6个接地过孔连接到顶层接地平面的 IC 接地引脚。  

下面的图片来自您分享的光绘文件。 与 EVM 的第一个区别是、尽管 VPWR 和 VREF 旁路电容器靠近器件引脚放置、但它们未连接到牢固的接地。 将它们连接到牢固的接地可以最大限度地减小瞬态事件期间的电压干扰。 其次、C109去耦电容器的接地路径沿一条短布线、这降低了滤除噪声的有效性；您始终需要确保有直接的接地路径、以便最大限度地减小寄生电感。 第三、先放置去耦电容器、但距离 VPWR 引脚不远、 您希望所有噪声首先看到去耦电容器、然后再看到任何其他噪声、以便 IC 通过来自电容器的能量供电、而不是直接来自电压轨。  

您是否怀疑 VDD_MAIN_5V 电压轨中存在合理的噪声以及系统接地平面中的电流尖峰？ 在当前的电路板设计中、我首先要尝试的是为 C109使用更高的电容值、甚至可能更高会超过10 μ F。 和/或进行修改并添加去耦电容器(在下图中以黄色圈出的位置)。

考虑到故障电路板上的 Vmode 和 Vref 电压偏斜与工作无关、我要说罪魁祸首是瞬态事件、例如 ESD、可能已损坏不工作电路板上的 IC。 通过改进 PCB 设计可保护瞬态事件。  

BR、

成