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[参考译文] SN75LVPE5412:PCIe 第5代合规性测试

Guru**** 2473270 points
Other Parts Discussed in Thread: SN75LVPE5412

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/interface-group/interface/f/interface-forum/1456247/sn75lvpe5412-pcie-gen5-compliance-test

主题中讨论的其他器件:SN75LVPE5412

我在第5代 PCIe 设置中使用 SN75LVPE5412 IC。

当前配置:

  • 调整方法 :使用 PIN 模式。
  • 组合 :EQ L5 / Flat Gain L4 (默认值)。

当前使用情况:

我在主板上实施了两个 PCIe Gen5插槽:

  1. 时隙1 :更靠近 CPU (信号源)。
  2. 时隙2 :离 CPU 更远。

两个插槽使用相同的 CPU_TX15通道:

  • 情形1. :当 PCIe x16插槽1需要 x16时、信号路径为  CPU_TX15 > PCIe x16_TX15 .
  • 情形2. :当 PCIe x16插槽1需要 x8且 PCIe x8插槽2需要 x8时、信号路径为  CPU_TX15 > PCIe x8_TX15 .

总之、信号会根据需要的是 x8还是 x16在不同路径之间切换。

本期:

在实验室的 PCIe 第5代合规性测试期间:

  • 时隙1  (更靠近 CPU):  失败 .
  • 时隙2  (距离 CPU 更远):  开来 .

支持文档:

我有实验室提供的测试报告:

  • 1个  失败  报告。
  • 1个  开来  报告。

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PCIe 5.0系统测试结果
通过/失败结果
整体: 失败

波形:Gen5-P8.bin
模板名称:optimize_CTLE
TX 预设:8
通道:7
平均 UI:31.30294ps
CTLE 指数:3
CTLE 增益:-7dB
调整了 V_ref:96.19141mV
DFE 抽头1:29.78516mV
DFE 抽头2:-13.91602mV
DFE 抽头3:4.15039mV
目标 BER:1E-12
复合 EW:14.16294ps
EW @ BER:8.99249ps
复合 Eh:126.25077mV
眼高@ BER:65.43536mV
SSC 频率:31.6E3
SSC 深度:

抖动:

复合 EW:14.16294ps
EW @ BER:8.99249ps
推断的 TJ:22.31046ps
确定性抖动:10.39006ps
随机抖动(RMS):847.28000fs
数据相关抖动:13.09392ns

转换眼图:

最小瞬态 EH @ BER:71.29001mV
最大传输电阻 EH @ BER:276.82888mV
复合传输 EH:147.60470mV
平均传输 Eh:144.20626mV
推断噪声(H):7.69226mV
推断噪声(L):7.17916mV
确定性噪声(H):28.49425mV
确定性噪声(L):29.71075mV
随机噪声(H):6.67142mV
随机噪声(L):5.78542mV

非转换眼图:

最小 nT EH @ BER:94.60017mV
最大 nT EH @ BER:309.72575mV
复合 NT EH:173.26350mV
平均 NT Eh:171.10848mV
推断噪声(H):13.03719mV
推断噪声(L):14.44539mV
确定性噪声(H):6.03272mV
确定性噪声(L):2.85984mV
随机噪声(H):2.8496mV
随机噪声(L):3.70048mV

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PCIe 5.0系统测试结果
通过/失败结果
整体: 通过

波形:Gen5-P8.bin
模板名称:optimize_CTLE
TX 预设:8
通道:7
平均 UI:31.31427ps
CTLE 指数:2
CTLE 增益:-6dB
调整了 V_ref:87.89062mV
DFE 抽头1:29.78516mV
DFE 抽头2:4.15039mV
DFE 抽头3:5.37109mV
目标 BER:1E-12
复合 EW:18.81427ps
EW @ BER:15.19100ps
复合 Eh:125.97510mV
眼高@ BER:74.18331mV
SSC 频率:
SSC 深度:

抖动:

复合 EW:18.81427ps
EW @ BER:15.19100ps
推断的 TJ:16.12328ps
确定性抖动:7.64821ps
随机抖动(RMS):602.39000fs
数据相关抖动:76.12877ps

转换眼图:

最小瞬态 EH @ BER:67.42757mV
最大瞬态 EH @ BER:250.69523mV
复合瞬态 Eh:116.54255mV
平均传输 Eh:130.35086mV
推断噪声(H):7.26029mV
推断噪声(L):8.49459mV
确定性噪声(H):15.47785mV
确定性噪声(L):16.34015mV
随机噪声(H):6.67396mV
随机噪声(L):6.69284mV

非转换眼图:

最小 NT EH @ BER:90.86162mV
最大 nT EH @ BER:270.32807mV
复合 NT EH:142.06527mV
平均 NT Eh:155.46957mV
推断噪声(H):13.03719mV
推断噪声(L):14.44539mV
确定性噪声(H):6.03272mV
确定性噪声(L):2.85984mV
随机噪声(H):2.8496mV
随机噪声(L):3.70048mV

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以上内容描述了我当前面临的问题。 您能否为插槽1提供建议的 EQ 和平坦增益设置、该插槽更靠近 CPU 但未通过 PCIe Gen5合规性测试? 我希望这些调整可以帮助通过测试。 谢谢!

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    尊敬的 Hong Xi:

    让我确保我正确理解您的测试设置。 数据是否通过时隙发送并由 CPU 接收? 要检查什么参数以确定通过或失败结果? BER < 1E-12吗?

    您是否估算了发送器和转接驱动器之间的插入损耗? 这可以作为设置 EQ 的良好起点。 如果您没有估算值、则建议从 EQ 指数0开始、用于低损耗场景。 此外、平坦增益=+2dB 有时有助于应对低损耗情况。 但是、可能需要进行大量调整才能获得通过结果、因此我建议尝试多个设置。

    此致!

    卢卡斯