[参考译文] TDES954：V3Link 接口的布局相关查询

您好！

该团队因假期而外出。 回复将从12月24日推迟到1月2日。

感谢您的耐心

您好、Nimesh：

我对布局上一版本中的评论没有完全的了解、因为很多讨论似乎是通过电子邮件进行的、但下面是我在阅读上一篇 E2E 文章和您提供的屏幕截图后的想法。

1) 1)您是否有权访问这些器件的通道规范文档、或者是否了解这些 V3Link 器件的插入损耗和回波损耗限制？

2) 2)您是否对 PCB 上的高速 RIN 和 DOUT 布线执行了 S 参数仿真？

3) 3)您是否针对高速 RIN 和 DOUT 布线上的50欧姆受控阻抗优化了布局？

4) 4)是否希望再次对更新后的布局文件进行布局审查？

此致！

Justin Phan

Justin、您好！

感谢您的答复。

请在下面找到我们的回复：

1. 是的、我们可以访问渠道规范文档。

2. 是的、我们使用现有的 PCB 布局对 RIN1+布线进行了 S 参数仿真。 请参阅随附的图像以了解结果。

3. 是的、我们已经对 Rin 布线进行了布线、以保持50欧姆的阻抗。

4. 是的、我们想要求对我们实施 TI 建议的更改的修改版布局进行审查。 您能否分享您的电子邮件地址以便我们将您添加到电子邮件链中？

您好、Nimesh：

我的电子邮件是 j-phan1@ti.com

1) 1)对于这些 S 参数测量、您还可以详细说明如何进行它们吗？

2) 2)您是否仅采用 PCB 布线的 S 参数？

3) 3)您是否移除了 FPD-Link IC 并将其替换为连接到 GND 的50欧姆电阻器？ 也使用 VNA 探针？ 有什么好处？

此致！

Justin Phan

通过电子邮件接收到的文件、现在正在评估。

通过电子邮件发送的最新更新：

即使没有组装 PoC 网络、IL 和 RL 在1GHz 以上的频率范围内都没有达到 TDES954限制线。 这意味着：

1. 可能测量设置会给测量结果增加额外的损耗。
   1. 过量的焊料可能会使测量结果偏斜一点。
2. PCB 布线在较高频率下尤其会产生损耗、因此故障损耗结果可能与 PoC 网络无关。
   1. 在插入损耗方面、使用的电介质材料是什么、Dk 和 DF 的值是什么？ 如果材料有损耗、则可能需要缩短 Rin+布线以补偿损耗。
      1. 10MHz– 100MHz 得出的 IL 结果中也会出现奇怪的骤降。 我怀疑可能是测量设置错误、但取消填充 PoC 网络后错误消失了。
   2. 在回波损耗方面、似乎低于25MHz 附近的较低频率范围、但在1GHz 的较高频率下会出现故障。 PoC 网络似乎在较高频率上增加了少量的 RL、但在开始时、PCB 布线上高于1GHz 的 RL 已经很高。 您可以从连接器到 RIN+ IC 引脚运行 TDR 吗？ 是否已组装交流耦合电容器？
   3. RIN+曲线本身似乎存在过量的 RL。 可能是由于某个地方的阻抗不匹配？

你可以尝试一些建议。 还可以联系 TDK、了解他们对所设计的 PoC 网络的看法。