[参考译文] DP83822I：访问 PHY 地址时出现问题

尊敬的 Koshi：

感谢您的提问。 首先、我希望能更好的了解一下客户的设置

客户使用哪种 MII 接口将处理器连接到 PHY？

他们在此设置中使用的 VDDIO 电压是多少？

客户是否能够获取外部 MDIO 访问权限？ 如果是、他们是否可以通过该程序来检查是否可以读取寄存器？ 具体而言、我想看一下寄存器0x467/0x468中的 strap 配置值。  

此致！

Vivaan

尊敬的 Vivaan-San：

MII 接口：
 - DRA821至 DP83822I：RMII
 - AM2432至 DP83822I：MII
  *在这两种情况下, 当 RX_D3为 MODE1打开时,处理器无法通过 PHY_Add="00000"访问 DP83822I。

VDDIO 电压：
 - VDDIO = AVD = VSYS_3V3 = 3.3V

当 RX_D3具有用于 MODE2和处理器的外部上拉10kΩ 和下拉2.4kΩ 时、处理器可以通过 PHY_Add="00000"访问 DP83822I、
 - 0x467：0x03F3
 - 0x468: 0x0004.

当 MODE1的 RX_D3为开路且处理器无法通过 PHY_Add="00000"访问 DP83822I 时、
在这种情况下无法访问寄存器、因此无法获取0x467和0x468的值。
您提到了"外部 MDIO 访问"、 剂量是指 MDIO 访问是从 CPU 之外执行的？

当 RX_D3为 MODE1开路时、它们也测试了 PHY_ADD="10000"、但处理器也无法访问 DP83822I。

您是否了解导致访问 PHY 地址时出现此问题的原因？

此致、

二宫幸志

尊敬的 Ninomiya-San：  

感谢您澄清此信息。  

我可以在示波器截图中看到、在移除电阻器的情况下、在 RX_D3上测得的电压读数为~0V、但我想仅在放置10k PD 并移除 PU 的情况下进行测试、作为健全性检查、以确保引脚确实被下拉。

我还想确认、放回这2个电阻器是否会恢复丢失的 MDIO 通信？

Unknown 说：

您提到"外部 MDIO 访问"、剂量是指从 CPU 以外的其它地方执行 MDIO 访问？

在某些情况下、我们会在 MDIO 线路上添加跳线、以防我们需要在 EVM 上从外部访问这些跳线。我们只想查看这里是否有这种选项、但它看起来不是。 我们还有其他方法可以检测某些 PHY 状态。  

客户在将链路伙伴连接到 DUT 时是否可以看到链路 LED 在切换？ 这将帮助我们了解受影响的是 MDIO 访问还是 PHY 本身内部更大的访问。

此致！

Vivaan

尊敬的 Vivaan-San：

在客户继续验证该问题的同时、 即使 RX_D3引脚设置设置为相同的模式2、也有一些电路板可以访问 PHY 寄存器、而有些电路板无法访问、原因可能不是 RX_D3引脚设置的差异。
因此、它们在两个电路板上电期间测量了 MDIO 和 MDC 的波形。

请查看下面随附的<2025/2/25>部分。

e2e.ti.com/.../2553.DP83822I-RX_5F00_D3-PHY_5F00_AD4-issue.xlsx

当处理器无法访问 DP83822I 时、来自 PHY 的数据似乎是 outputt"1"。
在成功检测到 DP83822I 的波形中、PHY 似乎输出"0"(假设它是自己的地址)。
另一个需要注意的问题是、当 PHY 驱动 MDIO 时的高电平略低、即使在开始输出 MDC 之前、PHY 侧似乎也在驱动 MDIO。
他们想知道从这些原因可以推断出什么原因？

此致、

二宫幸志

尊敬的  Ninomiya-San：

这是意外行为。 由于这是数据传输的开始、我认为 SoC/MAC 正在驱动 MDIO 引脚、而不是 PHY。 PHY 将 MDIO 设置为高阻态、最初用作 SoC 命令的输入。

我想 调查它的 SoC 是否错误地驱动 MDIO。

此致！

Vivaan

尊敬的 Vivaan-San：

您能否告诉我如何调查 SoC 是否错误地驱动 MDIO？

此致、

二宫幸志