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[参考译文] DP83TC812R-Q1:RGMII 内部延迟设置

Guru**** 2463330 points


请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/interface-group/interface/f/interface-forum/1480276/dp83tc812r-q1-rgmii-internal-delay-setting

器件型号:DP83TC812R-Q1

工具与软件:

我打算设置100BASE-T1 RGMII 的内部延迟、TX 和 RX 延迟应在 PHY 侧设置。

  1. 如果在 strap 设置期间使用了对齐模式、并且  cfg_RGMII_rx_clk_shift_sel=1b cfg_RGMII_tx_clk_shift_sL=1b  

TX 和 RX 的 RGMII 内部延迟是多少? 仅2ns? 数据表仅显示2ns。

  1. 如果  在 strap 配置期间使用 RGMII (TX 和 RX 内部延迟模式)、  
     TX 和 RX 的 RGMII 内部延迟是多少? 5ns? 因为以下寄存器设置的默认设置:

DLL_TX_DELAY_CTRL_RGMII_SL:0xFh (5ns);
DLL_Rx_DELAY_CTRL_RGMII_SL:0xFh (5ns);

  1.  CFG_RGMII_rx_clk_shift_sel cfg_RGMII_tx_clk_shift_sel 描述了如果设置为1b、则 clk 和数据之间存在90度。
    1. 如果使用 RGMII 对齐模式、则 TX 和 RXD 内部延迟为10ns?
    2. 如果 使用 RGMII (TX 和 RX 内部延迟模式)、那么 TX 和 RXD 内部延迟为15ns?
  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    尊敬的 Jing:

    感谢您澄清之前的问题:

    [报价用户 id="547523" url="~/support/interface-group/interface/f/interface-forum/1480276/dp83tc812r-q1-rgmii-internal-delay-setting "]
    1. 如果在 strap 设置期间使用了对齐模式、并且  cfg_RGMII_rx_clk_shift_sel=1b cfg_RGMII_tx_clk_shift_sL=1b  

    TX 和 RX 的 RGMII 内部延迟是多少? 仅2ns? 数据表仅显示2ns。

    [报价]

    是的、2ns、因为寄存器值覆盖了自举设置。

    [报价用户 id="547523" url="~/support/interface-group/interface/f/interface-forum/1480276/dp83tc812r-q1-rgmii-internal-delay-setting "]

    DLL_TX_DELAY_CTRL_RGMII_SL:0xFh (5ns);
    DLL_Rx_DELAY_CTRL_RGMII_SL:0xFh (5ns);

    [报价]

    否、如果将[11:8]和[7:4]设置为0xFh、则产生的延迟将为5ns。 每个样本的默认延迟为2.5ns。

    [报价 userid="547523" url="~/support/interface-group/interface/f/interface-forum/1480276/dp83tc812r-q1-rgmii-internal-delay-setting cfg_rgmII_rx_clk_shift_sel cfg_rgmII_tx_clk_shift_sel 描述如果设置为1b、则 clk 和数据之间有90度。

    请参阅更新的数据表。  www.ti.com/.../dp83tc812r-q1.pdf

    [报价 userid="547523" url="~/support/interface-group/interface/f/interface-forum/1480276/dp83tc812r-q1-rgmii-internal-delay-setting "]如果使用 RGMII 对齐模式、则 TX 和 RXD 内部延迟为10ns?[/QUOT]

    对齐意味着 RX 上为-750ps 至750ps、TX 上无额外延迟。

    此致!

    Nick

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
    [报价用户 id="574100" url="~/support/interface-group/interface/f/interface-forum/1480276/dp83tc812r-q1-rgmii-internal-delay-setting/5684425 #5684425"]f

    如果有 MAC 对齐模式+PHY TX 移位模式(假设为2.5ns)、则低于设置时间和保持时间的要求是什么? 仍保持最小值1ns? 是在 PHY 引脚处还是内部? 对于接收器建立时间和保持时间要求、我是否可以为 min 和 tpy 增加2.5ns?  

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    尊敬的 Jing:

    该要求是最短的时间:

    必须在接收器的输入端保持至少1ns 的建立时间和1ns 的保持时间。  

    我们会添加延迟以使其超过最小值。 如果 TX 和 RX 之间的时间少于1ns、则会出现问题。  

    [报价 userid="547523" url="~/support/interface-group/interface/f/interface-forum/1480276/dp83tc812r-q1-rgmii-internal-delay-setting/5687323 #5687323"]仍保留最小值1ns? 以下要求的 BTW 位于 PHY 引脚处或内部?[/QUOT]

    是的、内部或 PHY 引脚、差异很小。  

    [报价 userid="547523" url="~/support/interface-group/interface/f/interface-forum/1480276/dp83tc812r-q1-rgmii-internal-delay-setting/5687323 #5687323"]对于接收者建立时间和保持时间要求、我可以为最小值和最小值增加2.5ns 吗?[/QUOT]

    否、因为1ns 值来自 RGMII 输入时序规格。 添加延迟对恒定规格没有影响。

    此致!

    Nick