[参考译文] SN6507：导致锁存的 SYNC 模式

您好的团队、

添加指向此帖子中提到的之前 e2e 论坛帖子的参考链接：

https://e2e.ti.com/support/isolation-group/isolation/f/isolation-forum/1421326/sn6507dgqevm-latched-recoverable-only-by-input-power-cycle?tisearch=e2e-sitesearch&keymatch=sn6507

此致、

凸轮

尊敬的 Prateek：

8.4.4 中的 TH SN6507-Q1（汽车）数据表指出：“器件无法使用内部振荡器或电阻器可编程的开关频率模式自动从同步模式更改为开关频率控制。 如果不存在有效的外部 CLK 信号、输出将停止开关、并且需要下电上电才能将开关模式更改回使用内部振荡器或使用 RCLK 实现可调开关频率。“  这非常准确地描述了施加在 SN6507DGQEVM 评估板上的 SN6507 的运行（进一步观察到，可通过阻断 EN/UVLO 引脚作为下电上电的替代方法来更改开关模式）。  TI 是否将汽车版本放到评估板上？  请注意、SN6507（非汽车）数据表的 8.4.4 指出了相反：“如果在特定时间段 (tCLKTIMER) 内不存在有效的外部时钟、器件可以自动从 SYNC 模式更改为内部或电阻器 CLK 模式。 同样、当器件从内部或电阻器控制的 CLK 模式转换到 SYNC 模式时、五个 CLK 周期延迟后才会进行外部 CLK 检测。“  这要么不真实、要么我的评估板上没有非汽车 SN6507。

您对我初始帖子的回复表明、SN6507 会自动从外部时钟切换到内部时钟（当 CLK 引脚接地时为 1MHz）、即使它不会自动从外部时钟切换到电阻器控制的内部时钟模式也是如此。  这不是我在评估板上观察到的。  无论内部模式是接地电阻还是接地短路、它都不会从外部时钟模式自动切换到内部时钟模式。  粗体显示“连接 MCU 时“的意义是什么？  我也不使用评估板、而是使用“MCU"做“做什么。

请注意、我不会遇到与该类似 POST 相同的问题（存在“错误时钟“噪声）。  我并不尝试在电阻器控制的内部时钟模式下运行、而是受到 CLK 线路上将其置于 SYNC 模式并锁定的噪声的影响。  我想在外部时钟模式下运行它、但（如果一切可能）我还希望存在一个分流电阻器、以便在施加时钟之前 SN6507 已经在所需频率附近运行、并且如果外部时钟应该发生故障（处于高阻抗状态）、 SN6507 将恢复该内部电阻器受控的时钟频率。   

南... 我还有以下问题：

1) 非汽车器件和汽车器件相对于同步模式的行为是否确实不同？  

2) 非汽车零部件和汽车零部件的标记是否相同?

3)  SN6507DGQEVM 评估板中安装了 SN6507 的哪个版本（汽车版本或非汽车版本）？

4) TI 确实建议（请参阅任一数据表的 8.4.4）对于外部时钟、在施加 SN6507 电源之前时、时钟输入应保持高阻抗吗？ 如果是、持续多长时间？  是否可以“同时“施加时钟和电源？  请注意、对于 EVAL 板、如果在电源之前很长时间施加时钟、SN6507（无论它是哪个版本）似乎并不重要（至少不是到目前为止）。  如果不听从这一特定建议、我会有什么风险？

尊敬的 Prateek：

总之、我的问题的答案是：

1) 非汽车器件和汽车器件相对于同步模式的行为是否确实不同？ [不需要。 它们的行为方式与 SN6507-Q1 数据表的第 8.4.4 节中所述的方式相同。  SN6507 数据表错误。]

2) 非汽车零部件和汽车零部件的标记是否相同?  [没有确认、但数据表似乎就是这样说的。  如果它们的行为相同、那么具有相同的标记并不是我的严重问题。]

3)  SN6507DGQEVM 评估板中安装了 SN6507 的哪个版本（汽车版本或非汽车版本）？  [无答案。   如果它们的行为相同、那么知道 评估板中的哪个部分对我来说并不重要。]

4) TI 确实建议（请参阅任一数据表的 8.4.4）对于外部时钟、在施加 SN6507 电源之前时、时钟输入应保持高阻抗吗？ 【是的。】 如果是、持续多长时间？ [没有真正回答。  请参阅下文。]  是否可以“同时“施加时钟和电源？  [没有真正回答。  请参阅下文。]   请注意、对于 EVAL 板、如果在电源之前很长时间施加时钟、SN6507（无论它是哪个版本）似乎并不重要（至少不是到目前为止）。  如果不听从这一特定建议、我会有什么风险？  [主要问题是内部 ESD 二极管的保护。]

我们来讨论在 SN6507 上电之前使外部时钟输入保持高阻抗的问题。  我问这是否必要（因为我使用评估板进行的测试表明没有必要）。  我询问 SN6507 上电多长时间后 CLK 输入是否需要保持高阻抗。  我问过、不遵循 TI 的建议 而只是在 SN6507 上电的同时应用时钟会带来什么风险。  您的回复重复了数据表中的建议 、并没有说明在加电时同时施加时钟 会带来什么风险、但增加了有关“20us to check for valid input at CLK pin（检查 CLK 引脚上是否存在有效输入）“的信息。  我认为这个“20us"不“不能回答我关于上电后多长时间 CLK 引脚需要保持高阻抗的问题。  实际上、这听起来像是非汽车数据表的第 8.4.4 节（您确认是错误的，但可能不是其中的这一部分）、其中说“当器件从内部或电阻器控制的 CLK 模式转换到 SYNC 模式时、外部 CLK 检测将有五个 CLK 周期的延迟“-但用 20us 替代了五个时钟周期。  这似乎是施加外部时钟之后 SN6507 对外部时钟做出反应之前的时间、而我当时请求在施加外部时钟之前（SN6507 上电之后）提供所需的时间 。   

我担心、如果在 SN6507 上电后过早施加时钟、则存在某种风险、即外部时钟可能无法正确检测到并与之同步（我并不是在评估板上看到过这种情况）。  这是风险吗？  在上电后过早施加外部时钟而导致 SN6507 操作不正确（我应该知道这一点）是否存在其他风险？

 响应的最后一行表明、 有关 在 SN6507 完全上电之前施加时钟的一个问题是内部 ESD 二极管的可能损坏（这完全可以理解）。  如果这是唯一的真正问题（是吗？）、那么是否有其他方法来保护这些二极管？  虽然未处于任一 SN6507 数据表的“绝对最大值“部分、但其他 IC 通常具有输入引脚的最大电压范围（通常为–0.5V 至 Vdd +0.5V）、如果超过该输入电压范围、则还具有最大输入电流。  可以通过在输入端插入一个串联电阻器来保护此类器件、以限制通过这些内部 ESD 二极管的最大输入电流。  您能否为 SN6507 提供此类信息（CLK 引脚上内部 ESD 二极管允许的最大电流 — 尤其是连接到 Vdd 的二极管）、以便我可以在外部时钟和 CLK 引脚之间添加适当的串联电阻器？  或者、您是否有理由不建议添加此类串联电阻？

谢谢、

Charles