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[参考译文] SN6505B:输出(D1/D2)开关特性检查

Guru**** 2388100 points
Other Parts Discussed in Thread: SN6505B
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/isolation-group/isolation/f/isolation-forum/1060695/sn6505b-outputs-d1-d2-switching-characteristics-check

器件型号:SN6505B

大家好、

我在电路板上测量了 SN6505B 输出时序、如下所示。

如您所见、D1和 D2同时出现半高 LEVLE 的情况。 我怀疑这不符合数据表(见下文)、可能会损坏芯片(内部晶体管 Q1和 Q2)。

我的问题是:

1、它是正常输出状态吗?  芯片的内部晶体管(Q1、Q2)是否可能无法根据正常的先断后合逻辑正常工作?

2. 它会对芯片造成损坏还是会缩短芯片的使用寿命?

3.如果出现问题,如何调整输出时序?

可能有用的设计信息:

SN6505B:5V 电源、内部时钟(约420K Hz)。

变压器:隔离变压器、1:1匝数比、全波整流器电路。

平均负载:初级和次级总电流为10mA @ 5V。

谢谢

TC Liu

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    尊敬的 TC Liu:

    感谢您发帖到 E2E! 非常感谢您提供的有关 SN6505B 应用的其他信息、包括波形。

    当 SN6505配置了变压器  时、D1/D2引脚开关波形会发生重叠、因为 D1和 D2引脚悬空、而两个输出开关在两个开关周期之间关闭。 因此、SN6505数据表中的先断后合时间是使用下面显示的测试配置测量和指定的:



    如果使用上述配置来观察 D1和 D2开关、则在您的设置中应可测量指定的先断后合时间。 尽管  由于变压器的无功分量和通过初级绕组耦合、开关波形在典型应用电路中重叠、 这是设计所期望  的、只要符合 SN6505的建议运行条件、器件的长期可靠性和寿命不会受到这种重叠的影响。

    如果您有任何其他问题、请告知我们。


    尊敬的、
    Manuel Chavez

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    您好、Manuel、

    感谢您的回复。

    我刚刚测量了一个使用 PWM + RC 去耦+ MOSFET 来驱动变压器的类似设计。 还观察到 MOSFET 开关波形重叠、而 PWM 和 RC 的控制信号是标准 BBM 逻辑。 现在、我得到了您的进一步解释、输出开关波形也会受到负载电路的影响。  

    此致

    TC Liu