[参考译文] SN6505B：SN6505推挽不平衡解决方案

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https://e2e.ti.com/support/isolation-group/isolation/f/isolation-forum/760018/sn6505b-sn6505-push-pull-unbalance-solution

器件型号：SN6505B

您好、支持团队、

SN6505 IC 如何防止 V-S 失衡？

6 年多前

0 admin 6 年多前

TI__Guru**** 2455560 points

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您好、红色、

感谢您使用 SN6505并在 E2E 上创建此帖子。 SN6505 +变压器系统在变压器不磁饱和(图39中虚线内)的情况下正常运行时有裕度、每次 D1和 D2开关时、工作点在 A 和 A'之间移动、如图所示。

SN650x 系列器件具有自校正因子、其中输出 FET 的电阻会增大、从而在变压器初级侧产生较低的电压 Vp、但通过设计系统可以以最佳方式防止 v-t 失衡、从而使 SN6505看到平衡的负载。这是通过使用中心抽头上方和下方具有相等匝数的变压器以及适当的 V-t 积来实现的。有关如何计算此值的说明、请参阅器件数据表的第9.2.2.5.1节。

如果您有其他问题或希望我检查您使用的系统、请单击"答复"并告诉我！我们还可以通过 PM 继续此对话。

为新年加油打气、
Manuel Chavez

0 admin 6 年多前

TI__Guru**** 2455560 points

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曼努埃尔
您提到了自校正。那么、您意味着如果 B-H 曲线的第一象限存在磁通密度偏移、器件可能会增大 Q1的导通电阻？器件如何知道这一点？

我的客户担心器件 Q1和 Q2导通时间不是100%相同、这会导致磁通饱和。
在数据表中、D1和 D2之间的平均导通时间不匹配为0。但它是典型值。导通时间可能不匹配、其中一个可能总是比另一个更长。

0 admin 6 年多前

TI__Guru**** 2455560 points

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您好 Howard、

我对拖延表示歉意；我想尽可能详细地作出答复，因此这可能需要一个后续员额。

一般来说、SN650x 自校正效应不是来自反馈或闭环系统。这仅是输出 FET (或两个 FET)因导通时间延长而升温的结果。如果在 Q1导通时间长于 Q2的情况下存在磁通密度偏移、则该 FET 的工作温度将升高、导致其漏源电阻也增大、并导致在该开关周期内转换和耗散的功率降低。这在一定程度上是有效的、因此在 D1和 D2周期之间设计平衡的负载非常重要。

在内部、SN650x 中控制输出 FET 的信号是互补的、并源自相同的时钟源。由于 D1和 D2信号彼此完全互补、因此任何导通时间不匹配都可以忽略不计。我将询问为何在数据表中以这种方式指定它、并在本周作出回应。

请告诉我是否有需要我详细说明的事情。

感谢你能抽出时间、
Manuel Chavez

0 admin 6 年多前

TI__Guru**** 2455560 points

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您好 Howard、

根据设计分析、预期此不匹配为零。我将向您发送一封电子邮件、以获取指导和观点。

尊敬的、
Manuel Chavez

隔离（参考译文帖）

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[参考译文] SN6505B：SN6505推挽不平衡解决方案