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https://e2e.ti.com/support/isolation-group/isolation/f/isolation-forum/1416816/iso7741-ganfet-half-bridge-isolation
工具与软件：
大家好！
我目前对最近的设计有一些问题、它是具有2个 ISO7741FDBQ 的隔离式400V 半桥。 在进一步测试时、我注意到 LMG3522R030RQST 的 VDD 输入短路、显然是因为电桥高侧和公共接地之间的信号通道中存在瞬态。 有什么我可能会 忽略的?
TIA！
e2e.ti.com/.../Sheet1.pdf
尊敬的 Kevin：
感谢您的提问！
很抱歉听到您遇到了问题！ 看了你所附的原理图后、我看不到任何问题。 请确保去耦电容器距离隔离器的 VCC 引脚0.1uF 且小于2mm。
关于观察结果、您能否说明您对您提到的"瞬态"的含义？ 您是说应用了外部瞬态吗？ 或者隔离器是否产生了瞬变？
此致、 Aaditya Vittal
您好、Aaditya！ 感谢您的回复！
去耦电容器肯定在该范围内。
我怀疑当高侧开关时、数字隔离器无法处理接地的共模电压。 我使用了电阻范围内的万用表(我知道它是不够的,但工作:)在每个隔离侧之间探头。 当数字耦合器正常工作时、我的读数大约为10m Ω、而故障耦合器的读数接近100m Ω、很明显、在故障后、它确实打开了隔离耦合、从而产生该读数。
在测试中、我们遇到了此故障、另一个模块开始表现出同样的行为、但是我们设法在它损坏 GaN FET 之前将其关断。
此致！
感谢您的答复。
请允许我多花一天时间来查看此内容。 您能否同时提供 PCB 布局或波形等任何其他数据？ 由于 FET 的开关也值得关注、因此这些内容对于建议解决方案也可能更有帮助。
此致、 Aaditya V.
您好、Aaditya！ 感谢您的帮助！ 该设计基于 LMG3522EVM-042设计、可提供任何帮助。 下面是一些供您查看的层屏幕截图。
e2e.ti.com/.../GAN_5F00_LAYERS.rar
感谢您的 PCB 布局！
我也会在下周一审查并提供一些额外的意见。
您好、Aaditya。 我相信您做得好吗？
同时、您能为我提供一些建议吗？
感谢您的咨询。
在咨询我的团队和您提供的信息后、这似乎与 LMG3522器件更相关。 因此、我已经通知 GaN 团队进一步提供更多信息和支持。
嗨、Kevin：
这可能是由高频电源环路中的环路电感引起的。 在布局阶段、我们通常会建议 在相邻 PCB 层上 GaN 器件正下方布置接地返回路径(我附上了一张幻灯片进行了说明)。 由于 PCB 已经制成、我们可以采取措施来减轻这种影响的一个步骤是降低压摆率。 在您使用最大导通压摆率(20K Ω RDRV 电阻器)的原理图中、我们可以尝试将其降低到最小值(500K Ω RDRV 电阻器)、看看问题是否仍然存在。
Kyle Wolf
