[参考译文] SN74LVC1G373：Q0状态

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Guru**** 2350610 points

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

器件型号：SN74LVC1G373

工具与软件：

尊敬的先生：

对于由 SN74LVC1G373DCK 和 MCU 组成的电路、当 MCU 最初上电时、 D 为高电平电压、但 LE 处于未定义状态、但随后下拉至 GND、输出 Q 如何？输出 Q 未以 Q0为基准。

在这种情况下、Q 的输出是如何的？

非常感谢

John

0 admin 5 个月前

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它未定义(HIGH 或 LOW)。将该器件初始化为已知状态的唯一方法是在 LE 上发出高脉冲。

0 admin 5 个月前

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高克莱门茨、

我想反复发现、如果我在建立 LE 和 D 输入电压之前将 Q 端子上拉至 VDD (如前所述 D 为高电平而 LE 为低电平)、Q 的输出应在 MCU 初始化过程中保持为高电平。你同意吗？

此解读来自 D 锁存器电路图、其中 Q 和/Q 反馈到 NAND 输入(/S 和/R).e2e.ti.com/.../D-latch-circuit-diagram.docx

谢谢

John

0 admin 5 个月前

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高克莱门茨、

很抱歉、请忽略之前附带的文档。请使用此文档。

谢谢

John

0 admin 5 个月前

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由于输出已缓冲、因此这将不起作用。

逻辑（参考译文帖）(Read Only)